JPH04199636A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04199636A JPH04199636A JP33171890A JP33171890A JPH04199636A JP H04199636 A JPH04199636 A JP H04199636A JP 33171890 A JP33171890 A JP 33171890A JP 33171890 A JP33171890 A JP 33171890A JP H04199636 A JPH04199636 A JP H04199636A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明は、半導体装置の製造方法に関する。特にＭＯＳ
ＦＥＴからなるＬＳＩの高信顛性化において有効である
。
ＦＥＴからなるＬＳＩの高信顛性化において有効である
。
［従来の技術］
従来、ＭＯＳＦＥＴからなる半導体装置の製造方法にお
いて、ゲート電極配線をフォト・エツチング処理にてパ
ターニング形成後、ソース・ドレインの活性化領域にイ
オン注入し、熱処理により注入の照射損傷を回復し、ソ
ース・ドレインの接合を形成していた。
いて、ゲート電極配線をフォト・エツチング処理にてパ
ターニング形成後、ソース・ドレインの活性化領域にイ
オン注入し、熱処理により注入の照射損傷を回復し、ソ
ース・ドレインの接合を形成していた。
［発明が解決しようとする課題］
しかしながら、従来方法では、イオン注入時にゲート電
極配！ａ端領域の５ｉＯｚの損傷が大きく、ゲート電極
とソース・ドレイン間のリーク不良が発生する。また、
ゲート電極配線端領域の５ｉｎ２の損傷回復のため、再
び熱酸化を行なうと、ゲート電極を構成する金１）：（
例えばＷ Ｓ １２やＭＯ５ｉｚ中のＷやＭＯ）が蒸発
し８１基板に侵入し、結晶欠陥の核となる。このため、
従来方法で製造されたＬＳＩは、ゲート膜ＳｉＯ□のピ
ンホールなどの欠陥及び５１基板表面の結晶欠陥による
歩留りと信頼性の劣化が顕著であった。
極配！ａ端領域の５ｉＯｚの損傷が大きく、ゲート電極
とソース・ドレイン間のリーク不良が発生する。また、
ゲート電極配線端領域の５ｉｎ２の損傷回復のため、再
び熱酸化を行なうと、ゲート電極を構成する金１）：（
例えばＷ Ｓ １２やＭＯ５ｉｚ中のＷやＭＯ）が蒸発
し８１基板に侵入し、結晶欠陥の核となる。このため、
従来方法で製造されたＬＳＩは、ゲート膜ＳｉＯ□のピ
ンホールなどの欠陥及び５１基板表面の結晶欠陥による
歩留りと信頼性の劣化が顕著であった。
本発明は、かかる従来の欠点を回避し、ゲート膜及び８
１基板表面に欠陥のない高歩留り、高信頼性ＬＳＩの製
造を可能にすることを目的とする。
１基板表面に欠陥のない高歩留り、高信頼性ＬＳＩの製
造を可能にすることを目的とする。
［課題を解決するための手段］
本発明では、ゲート電極配線をフォトエツチング処理に
てパターニング形成後、ソース・ドレインの活性化領域
のシリコン基板を露出後、アモルファスまたは多結晶シ
リコン薄膜を蓄積後、該Ｓ１薄膜上からドーパントをイ
オン注入後、熱酸化により該シリコン酸化膜を酸化する
と同時に、ソース・ドレイン領域には、該注入ドーパン
トが拡散し接合層を形成することを特徴としている。
てパターニング形成後、ソース・ドレインの活性化領域
のシリコン基板を露出後、アモルファスまたは多結晶シ
リコン薄膜を蓄積後、該Ｓ１薄膜上からドーパントをイ
オン注入後、熱酸化により該シリコン酸化膜を酸化する
と同時に、ソース・ドレイン領域には、該注入ドーパン
トが拡散し接合層を形成することを特徴としている。
本発明によれば、イオン注入時にゲート電極配線層はシ
リコン薄膜で覆われているため、ゲートｉ極端下のゲー
ト酸化膜への照射損傷はない。また、酸化熱処理時には
、ゲート電極配線層はシリコン薄膜がバリアとなり、ゲ
ート電極材の金属（Ｍｏ、Ｗ、Ｔｉ、Ｔａなど）が、８
１基板に侵入することはない。
リコン薄膜で覆われているため、ゲートｉ極端下のゲー
ト酸化膜への照射損傷はない。また、酸化熱処理時には
、ゲート電極配線層はシリコン薄膜がバリアとなり、ゲ
ート電極材の金属（Ｍｏ、Ｗ、Ｔｉ、Ｔａなど）が、８
１基板に侵入することはない。
Ｃ実 施 例〕
以下、実施例を用いて本発明の詳細な説明する。第１図
において、８１基板ｌに、素子分離５ｉＯｚ２で分離さ
れたＡｃｔｉｖｅ領域に、ゲートＭｉＳｉＯ，を形成後
、Ｗ Ｓ ｉ 、とｎ” −ｐ。
において、８１基板ｌに、素子分離５ｉＯｚ２で分離さ
れたＡｃｔｉｖｅ領域に、ゲートＭｉＳｉＯ，を形成後
、Ｗ Ｓ ｉ 、とｎ” −ｐ。
Ｉ ｙ −Ｓ ｉかうなるＷ−ｐｏｌｙｃｉｄｅゲート
電極４を形成後、ソース・ドレイン領域の５１０２薄膜
をＨＦにて除去し、Ｓｉ基板を露出後、ｃｖＤ；去（６
００’Ｃ）により約２００人のｐｏｌｙ−５ｉ５を蓄積
後、ドーパント６（３１ｐ、４０ＫｅＶ、５０Ｘ １０
”ａｍ−２）を注入している。
電極４を形成後、ソース・ドレイン領域の５１０２薄膜
をＨＦにて除去し、Ｓｉ基板を露出後、ｃｖＤ；去（６
００’Ｃ）により約２００人のｐｏｌｙ−５ｉ５を蓄積
後、ドーパント６（３１ｐ、４０ＫｅＶ、５０Ｘ １０
”ａｍ−２）を注入している。
第２図において、８５０’ＣＷｅｔ酸化により、該Ｐｏ
１ｙ−５ｉ薄膜５を熱酸化し、熱酸化膜７を形成する。
１ｙ−５ｉ薄膜５を熱酸化し、熱酸化膜７を形成する。
同時に、ソース・ドレイン領域には、低濃度で浅いｎ型
拡散層８が形成される。このドーパント６の注入時には
、Ｗｐｏｌｙｃｉｄｅゲート電極端１２には、ドーパン
トが注入されず照射損傷はない、また、熱酸化膜７を形
成する時、ｐｏｌｙ−５ｉ薄膜５がＷ−ｐｏｌｙｃｉｄ
ｅゲート電極を覆い、バリアとなり、ＷがＳ】基板１の
表面へ侵入することはない。第３図において、５ｉＯｚ
７を全面エツチングすることにより、ゲート電極４のサ
イドワール５１０２９を形成後、ドーパント１０を再び
注入（Ａｓ、６０ＫｅＶ、４ｘｌＯ”ｃｍ〜２）シてい
る。第４図では、アニール処理によりソース・ドレイン
領域の照射損傷を回復し、Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌ
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造を持つソース・ド
レイン（８，１１）を形成している。この後、従来と同
様に、配線形成を行なうことによりＬＳＩが完成する。
拡散層８が形成される。このドーパント６の注入時には
、Ｗｐｏｌｙｃｉｄｅゲート電極端１２には、ドーパン
トが注入されず照射損傷はない、また、熱酸化膜７を形
成する時、ｐｏｌｙ−５ｉ薄膜５がＷ−ｐｏｌｙｃｉｄ
ｅゲート電極を覆い、バリアとなり、ＷがＳ】基板１の
表面へ侵入することはない。第３図において、５ｉＯｚ
７を全面エツチングすることにより、ゲート電極４のサ
イドワール５１０２９を形成後、ドーパント１０を再び
注入（Ａｓ、６０ＫｅＶ、４ｘｌＯ”ｃｍ〜２）シてい
る。第４図では、アニール処理によりソース・ドレイン
領域の照射損傷を回復し、Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌ
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造を持つソース・ド
レイン（８，１１）を形成している。この後、従来と同
様に、配線形成を行なうことによりＬＳＩが完成する。
また、イオン注入にＢやＢ Ｆ ２を用いれば、Ｐｃｈ
のＭＯＳＦＥＴを作成できる。
のＭＯＳＦＥＴを作成できる。
［発明の効果］
以上説明したように、本発明による半導体装置の製造方
法によれば、ゲート膜Ｓｉｎｇ及び５１基板表面の欠陥
が回避でき、高歩留り、高信頼化されたＬＳＩの製造が
可能になる。
法によれば、ゲート膜Ｓｉｎｇ及び５１基板表面の欠陥
が回避でき、高歩留り、高信頼化されたＬＳＩの製造が
可能になる。
第１図〜第４図は本発明による半導体装置の製造方法の
工程断面図。 １・・・８１基板 ２・・・素子分１Ｉｓｉｏ２ ３・ ・ ・ゲート５ｉＯｚ ４・・・ゲート電極（Ｗ −ｐｏｌｙｃｉｄｅ）５ ・
・ ・ Ｐｏ１ｙ−５ｉ ６・・・３１Ｐ０イオン ７ ・ ・ ・ ５ｉＯ２ ８・・・ｎ型浅い接合 ９・・・サイドワールＳｉ０゜ １０・・・７６Ａｓ４イオン １１・・・ｎ゛ソースドレイン領域 以上 出願人 セイコーエプソン株式会社
工程断面図。 １・・・８１基板 ２・・・素子分１Ｉｓｉｏ２ ３・ ・ ・ゲート５ｉＯｚ ４・・・ゲート電極（Ｗ −ｐｏｌｙｃｉｄｅ）５ ・
・ ・ Ｐｏ１ｙ−５ｉ ６・・・３１Ｐ０イオン ７ ・ ・ ・ ５ｉＯ２ ８・・・ｎ型浅い接合 ９・・・サイドワールＳｉ０゜ １０・・・７６Ａｓ４イオン １１・・・ｎ゛ソースドレイン領域 以上 出願人 セイコーエプソン株式会社
Claims (1)
- （１）ＭＯＳＦＥＴからなる半導体装置の製造方法にお
いて、ゲート電極配線をフォトエッチング処理にてパタ
ーニング形成後、ソース・ドレインの活性化領域のシリ
コン基板を露出後、アモルファスまたは多結晶シリコン
薄膜を蓄積後、該シリコン薄膜上から活性化領域のシリ
コン基板にドーパントをイオン注入後、熱酸化により該
シリコン薄膜を酸化すると同時に、ソース・ドレイン領
域には、該注入ドーパントが拡散して接合層を形成する
ことを特徴とする半導体装置の製造方法。（２）ＭＯＳ
ＦＥＴからなる半導体装置の製造方法において、ゲート
電極配線をフォトエッチング処理にてパターニング形成
後、ソース・ドレインの活性化領域のシリコン基板を露
出後、アモルファスまたは多結晶シリコン薄膜を蓄積後
、該シリコン薄膜中に１０＾１＾２〜１０＾１＾４ｃｍ
＾−＾２の低濃度のドーパンをイオン注入後、熱酸化に
より該シリコン薄膜を酸化すると同時に、ソース・ドレ
イン領域には、該低濃度注入ドーパントが拡散して、低
濃度の浅い接合を形成後、該熱酸化膜をエッチング除去
し、ゲート電極配線側壁に熱酸化膜を残す（いわゆるサ
イドワール）工程後、該低濃度のドーパントと同族のド
ーパントを１０＾１＾５ｃｍ＾−＾２以上の高濃度注入
し、その後アニールすることにより、高濃度の接合を形
成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33171890A JPH04199636A (ja) | 1990-11-29 | 1990-11-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33171890A JPH04199636A (ja) | 1990-11-29 | 1990-11-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04199636A true JPH04199636A (ja) | 1992-07-20 |
Family
ID=18246818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33171890A Pending JPH04199636A (ja) | 1990-11-29 | 1990-11-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04199636A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102130044A (zh) * | 2010-12-31 | 2011-07-20 | 上海集成电路研发中心有限公司 | 硅通孔内形成绝缘层的方法 |
-
1990
- 1990-11-29 JP JP33171890A patent/JPH04199636A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102130044A (zh) * | 2010-12-31 | 2011-07-20 | 上海集成电路研发中心有限公司 | 硅通孔内形成绝缘层的方法 |
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