JPH0511657B2 - - Google Patents
Info
- Publication number
- JPH0511657B2 JPH0511657B2 JP62190558A JP19055887A JPH0511657B2 JP H0511657 B2 JPH0511657 B2 JP H0511657B2 JP 62190558 A JP62190558 A JP 62190558A JP 19055887 A JP19055887 A JP 19055887A JP H0511657 B2 JPH0511657 B2 JP H0511657B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- channel
- epitaxially grown
- region
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/602—Heterojunction gate electrodes for FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
Landscapes
- Junction Field-Effect Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔利用分野〕
本発明は、高性能のGaAsをベースとする相補
集積回路を形成するために、共通のプレーナ・ウ
エハ表面上に低電力ｎ−チヤネルおよびｐ−チヤ
ネル（Al、Ga）Asヘテロ構造絶縁ゲート電界効
果トランジスタ（HIGFETs）の製造に関するも
のである。ゲートがAlGaAsの上に直接付着され
ている構造のヘテロ構造絶縁ゲートFETの動作
においては、ｎチヤネルFETのしきい値電圧
（Vt）は1V（WSi金属バリヤの高さとAlGaAs／
GaAs伝導帯不連続の差）に近い。この高いVtは
装置の動作のためにそれに対応して高い電源電圧
（２〜3V）を必要とするから、ゲート漏れのレベ
ルが高くなり、電圧の振れが小さくなり、ノイズ
のマージンが少くなる。本発明は仮像InGaAs半
導体ゲートを用いてHIGFET Vtを低くし、低電
力回路動作を行えるようにするものである。
集積回路を形成するために、共通のプレーナ・ウ
エハ表面上に低電力ｎ−チヤネルおよびｐ−チヤ
ネル（Al、Ga）Asヘテロ構造絶縁ゲート電界効
果トランジスタ（HIGFETs）の製造に関するも
のである。ゲートがAlGaAsの上に直接付着され
ている構造のヘテロ構造絶縁ゲートFETの動作
においては、ｎチヤネルFETのしきい値電圧
（Vt）は1V（WSi金属バリヤの高さとAlGaAs／
GaAs伝導帯不連続の差）に近い。この高いVtは
装置の動作のためにそれに対応して高い電源電圧
（２〜3V）を必要とするから、ゲート漏れのレベ
ルが高くなり、電圧の振れが小さくなり、ノイズ
のマージンが少くなる。本発明は仮像InGaAs半
導体ゲートを用いてHIGFET Vtを低くし、低電
力回路動作を行えるようにするものである。
HIGFETのために用いられる通常のヘテロ構
造は、半絶縁GaAs基板の上に成長させられたド
ープされないGaAsバツフア層と、それに続くド
ープされない（Al、Ga）Asゲート層とで構成さ
れる。それら２つの層をできるだけ真性および絶
縁にする諸条件の下で、それら２つの層はエピタ
キシヤル成長させられる。ｎ−チヤネル
HIGFETとｐ−チヤネルHIGFETが、適当なゲ
ートバイアス電圧を印加することにより（Al、
Ga）As−GaAsヘテロ境界面に入れられた高移
動度の２次元（2D）電子（正孔）ガスを用いる。
トランジスタのソース領域とドレイン領域を形成
するために自己整合ゲート（SAG）法が用いら
れる。それらの領域は、ｐチヤネルHIGFETの
場合にはp+が注入された領域であり、ｎチヤネ
ルHIGFETの場合にはn+が注入された領域であ
る。ドープされていないヘテロ構造を用いること
により、プレーナ法によつて同じウエハ表面上の
エピタキシヤル層にｎチヤネルトランジスタとｐ
チヤネルトランジスタを製造できる。不純物が含
まれていないと電子（正孔）チヤネル移動度が高
くなり、その結果として、相互コンダクタンスが
高いトランジスタに対してはFETは飽和速度型
式で動作することになる。ｎチヤネルトランジス
タとｐチヤネルトランジスタを用いる相補GaAs
をベースとする回路により、ｎチヤネルトランジ
スタのみを用いる回路と比較して、ノイズマージ
ンおよび電力消費量の点でははるかに優れている
から、回路の集積度が非常に高い。
造は、半絶縁GaAs基板の上に成長させられたド
ープされないGaAsバツフア層と、それに続くド
ープされない（Al、Ga）Asゲート層とで構成さ
れる。それら２つの層をできるだけ真性および絶
縁にする諸条件の下で、それら２つの層はエピタ
キシヤル成長させられる。ｎ−チヤネル
HIGFETとｐ−チヤネルHIGFETが、適当なゲ
ートバイアス電圧を印加することにより（Al、
Ga）As−GaAsヘテロ境界面に入れられた高移
動度の２次元（2D）電子（正孔）ガスを用いる。
トランジスタのソース領域とドレイン領域を形成
するために自己整合ゲート（SAG）法が用いら
れる。それらの領域は、ｐチヤネルHIGFETの
場合にはp+が注入された領域であり、ｎチヤネ
ルHIGFETの場合にはn+が注入された領域であ
る。ドープされていないヘテロ構造を用いること
により、プレーナ法によつて同じウエハ表面上の
エピタキシヤル層にｎチヤネルトランジスタとｐ
チヤネルトランジスタを製造できる。不純物が含
まれていないと電子（正孔）チヤネル移動度が高
くなり、その結果として、相互コンダクタンスが
高いトランジスタに対してはFETは飽和速度型
式で動作することになる。ｎチヤネルトランジス
タとｐチヤネルトランジスタを用いる相補GaAs
をベースとする回路により、ｎチヤネルトランジ
スタのみを用いる回路と比較して、ノイズマージ
ンおよび電力消費量の点でははるかに優れている
から、回路の集積度が非常に高い。
ｎチヤネルトランジスタとｐチヤネルトランジ
スタがドープされていない高移動度チヤネル内で
2D（正孔）ガスを用いるような、この種の相補プ
レーナ構造は知られていなかつた。Jpn.J.Appl.
phys.、23巻、L150−２、1984年３月号所載のカ
タヤマ氏他の「ア・ニユー・ツー・デイメンジヨ
ナル・エレクトロン・ガス・フイールド・エフエ
クト・トランジスタ・フアブリケーテツド・オ
ン・アンド−プド・エーテルジーエーエーエス・
ジーエーエーエス・ヘテロストラクチヤー（Ａ
New Two−Dimensional Electron GaS Field
−Effect Transistor Fabricated on Undoped
AlGaAs−GaAs Heterostructure）」と題する論
文に、ドープされていないAlGaAsゲートを用
い、2D電子ガス電界効果トランジスタであるｎ
チヤネル装置が示されている。そのｎチヤネル装
置は相補装置ではない。アイイーイーイー・エレ
クトロン・デバイス・レタース（IEEE Electron
Device Letters）Vol.25、No.９、1984年９月号、
379〜380ページ所載の「ア・ジーエーエーエス・
ゲート・ヘテロジヤンクシヨン・エフイーテイー
（Ａ GaAs Gate Hetero Junction FET）」と
題するソロモン（Solomon）氏他の論文には、
絶縁ゲートを有するｎチヤネルヘテロ構造FET
が記載されているが、そのｎチヤネルヘテロ構造
FETも相補装置ではない。異なる種類の相補装
置が、アイイーイーイー・エレクトロン・デバイ
ス・レタース（IEEE Electron Device Letters）
Vol.EDL−５、No.12、1984年12月号、521〜23ペ
ージ所載の「コンプリメンタリイ・ビーエムオー
デイーエフイーテイ・アンド・エヌエイチビー・
エムイーエスエフイーテイ・（エーエル、ジーエ
ー）エーエス・トランジスタ（Complementary
ｐ−MODFET and ｎ−HB MESFET（Al、
Ga）As Transistors）と題するキール（Kiehl）
氏他の論文に示されている。類似の相補装置がア
イイーデイエム、1984年854〜855ページ所載の
「コンプリメンタリイ・ビーエムオーデイーエフ
イーテイ・アンド・エヌエイチビー・エムイーエ
スエフイーテイ・（エーエル、ジーエー）エーエ
ス・エフイーテイス（Complementary ｐ−
MODFET and ｎ−HB MESFET（Al、Ga）
As FET′s）」と題するキール（Kiehl）氏他の論
文に示されている。それら２つの論文には、ドー
プされた（Al、Ga）Asゲートおよびｎチヤネル
MESFETで製造された従来のｐチヤネル
MODFETで構成された相補装置構造について記
述している。この装置はプレーナ装置でなく、ｎ
チヤネル装置とｐチヤネル装置に対して、ドープ
されていない高移動度チヤネル内に２次元電子お
よび正孔ガスを用いない。十分に異なるJFET技
術においては、同じウエハ上にｎチヤネルの
GaAsをベースとする装置とｐチヤネルのGaAs
をベースとする装置の製造が示されている。その
ような技術が、たとえば、アイイーイーイー・エ
レクトロン・デバイス・レタース（IEEE
Electron Device Letters）Vol.EDL−５、No.１、
1984年１月号、21〜23ページ所載の「ダブル・イ
ンプランテツド・ジーエーエーエス・コンプリメ
ンタリイ・ジエーエフイーテイス（Double−
Implanted GaAs Complementary JET′s）」と
題するツリーグ（Zuleeg）氏他の論文に記載さ
れている。Ｊ−FET装置はドープされていない
高移動度チヤネル内に２次元電子（正孔）ガスを
利用しない。
スタがドープされていない高移動度チヤネル内で
2D（正孔）ガスを用いるような、この種の相補プ
レーナ構造は知られていなかつた。Jpn.J.Appl.
phys.、23巻、L150−２、1984年３月号所載のカ
タヤマ氏他の「ア・ニユー・ツー・デイメンジヨ
ナル・エレクトロン・ガス・フイールド・エフエ
クト・トランジスタ・フアブリケーテツド・オ
ン・アンド−プド・エーテルジーエーエーエス・
ジーエーエーエス・ヘテロストラクチヤー（Ａ
New Two−Dimensional Electron GaS Field
−Effect Transistor Fabricated on Undoped
AlGaAs−GaAs Heterostructure）」と題する論
文に、ドープされていないAlGaAsゲートを用
い、2D電子ガス電界効果トランジスタであるｎ
チヤネル装置が示されている。そのｎチヤネル装
置は相補装置ではない。アイイーイーイー・エレ
クトロン・デバイス・レタース（IEEE Electron
Device Letters）Vol.25、No.９、1984年９月号、
379〜380ページ所載の「ア・ジーエーエーエス・
ゲート・ヘテロジヤンクシヨン・エフイーテイー
（Ａ GaAs Gate Hetero Junction FET）」と
題するソロモン（Solomon）氏他の論文には、
絶縁ゲートを有するｎチヤネルヘテロ構造FET
が記載されているが、そのｎチヤネルヘテロ構造
FETも相補装置ではない。異なる種類の相補装
置が、アイイーイーイー・エレクトロン・デバイ
ス・レタース（IEEE Electron Device Letters）
Vol.EDL−５、No.12、1984年12月号、521〜23ペ
ージ所載の「コンプリメンタリイ・ビーエムオー
デイーエフイーテイ・アンド・エヌエイチビー・
エムイーエスエフイーテイ・（エーエル、ジーエ
ー）エーエス・トランジスタ（Complementary
ｐ−MODFET and ｎ−HB MESFET（Al、
Ga）As Transistors）と題するキール（Kiehl）
氏他の論文に示されている。類似の相補装置がア
イイーデイエム、1984年854〜855ページ所載の
「コンプリメンタリイ・ビーエムオーデイーエフ
イーテイ・アンド・エヌエイチビー・エムイーエ
スエフイーテイ・（エーエル、ジーエー）エーエ
ス・エフイーテイス（Complementary ｐ−
MODFET and ｎ−HB MESFET（Al、Ga）
As FET′s）」と題するキール（Kiehl）氏他の論
文に示されている。それら２つの論文には、ドー
プされた（Al、Ga）Asゲートおよびｎチヤネル
MESFETで製造された従来のｐチヤネル
MODFETで構成された相補装置構造について記
述している。この装置はプレーナ装置でなく、ｎ
チヤネル装置とｐチヤネル装置に対して、ドープ
されていない高移動度チヤネル内に２次元電子お
よび正孔ガスを用いない。十分に異なるJFET技
術においては、同じウエハ上にｎチヤネルの
GaAsをベースとする装置とｐチヤネルのGaAs
をベースとする装置の製造が示されている。その
ような技術が、たとえば、アイイーイーイー・エ
レクトロン・デバイス・レタース（IEEE
Electron Device Letters）Vol.EDL−５、No.１、
1984年１月号、21〜23ページ所載の「ダブル・イ
ンプランテツド・ジーエーエーエス・コンプリメ
ンタリイ・ジエーエフイーテイス（Double−
Implanted GaAs Complementary JET′s）」と
題するツリーグ（Zuleeg）氏他の論文に記載さ
れている。Ｊ−FET装置はドープされていない
高移動度チヤネル内に２次元電子（正孔）ガスを
利用しない。
本発明は、1984年11月５日付で出願され、本出
願人に譲渡された米国特許出願第668586号（特許
第4662058号）明細書に開示されている技術に関
連するものである。その米国特許出願明細書に開
示されている自己整合ゲート法も本発明において
用いられる。
願人に譲渡された米国特許出願第668586号（特許
第4662058号）明細書に開示されている技術に関
連するものである。その米国特許出願明細書に開
示されている自己整合ゲート法も本発明において
用いられる。
HIGFET技術は、ドープされないプレーナ多
層（Al、Ga）As／GaAs構造中に電子および正
孔の２次元（2D）ガスを製造するためにヘテロ
構造技術の最大限の利点を享受するものである。
正（負）のゲートバイアスを加えることにより、
2D、電子（正孔）ガスが（Al、Ga）As／GaAs
において製造される。不純物の散乱が減少するか
ら、2D（正孔）ガスは高い電子（正孔）移動度を
有する。これにより、高い相互コンダクタンス・
トランジスタに対しては低電圧において速度飽和
型式でFETが動作できるようにする。ゲートの
下側にのみ存在する2D高移動度電子および正孔
ガスに電気接点を直接作らなければならないか
ら、SAG技術はHIGFETにとつて重要である。
ｎチヤネル装置とｐチヤネル装置のための絶縁ゲ
ート技術により、漏れまたは短絡を生ずることな
しに入力ゲート上でより大きい電圧の振れを行わ
せることができる。絶縁ゲートによりしきい値電
圧の一様性および制御が改善される。その理由
は、しきり値電圧が、ゲート層の厚さおよびドー
ピングに対する依存性が、通常のMODFET装置
の構造よりも大幅に小さいからである。
層（Al、Ga）As／GaAs構造中に電子および正
孔の２次元（2D）ガスを製造するためにヘテロ
構造技術の最大限の利点を享受するものである。
正（負）のゲートバイアスを加えることにより、
2D、電子（正孔）ガスが（Al、Ga）As／GaAs
において製造される。不純物の散乱が減少するか
ら、2D（正孔）ガスは高い電子（正孔）移動度を
有する。これにより、高い相互コンダクタンス・
トランジスタに対しては低電圧において速度飽和
型式でFETが動作できるようにする。ゲートの
下側にのみ存在する2D高移動度電子および正孔
ガスに電気接点を直接作らなければならないか
ら、SAG技術はHIGFETにとつて重要である。
ｎチヤネル装置とｐチヤネル装置のための絶縁ゲ
ート技術により、漏れまたは短絡を生ずることな
しに入力ゲート上でより大きい電圧の振れを行わ
せることができる。絶縁ゲートによりしきい値電
圧の一様性および制御が改善される。その理由
は、しきり値電圧が、ゲート層の厚さおよびドー
ピングに対する依存性が、通常のMODFET装置
の構造よりも大幅に小さいからである。
以下、図面を参照して本発明を詳しく説明す
る。
る。
HIGFET装置が第１ａ図、第１ｂ図、第２ａ
図、第２ｂ図、第２ｃ図に示されている。第１ａ
図、第１ｂ図はｎチヤネル装置およびｐチヤネル
装置の概略横断面図であり、第２ａ図、第２ｂ
図、第２ｃ図はHIGFET装置のゲート電極１５
から始つてウエハ表面に垂直に進むエネルギー帯
図の概略を示す。HIGFETは、半絶縁GaAsウエ
ハ１１上に成長させられた２つのエピタキシヤル
層１２，１３を示す。第１のエピタキシヤル層１
２は純粋のドープされていないGaAsであつて、
それをできるだけ真性に近く作る諸条件の下で成
長させられる。第２のエピタキシヤル層１３は純
粋のドープされない（Al、Ga）As層であつて、
この層もできるだけ真性に近くつくる諸条件の下
で成長させられる。
図、第２ｂ図、第２ｃ図に示されている。第１ａ
図、第１ｂ図はｎチヤネル装置およびｐチヤネル
装置の概略横断面図であり、第２ａ図、第２ｂ
図、第２ｃ図はHIGFET装置のゲート電極１５
から始つてウエハ表面に垂直に進むエネルギー帯
図の概略を示す。HIGFETは、半絶縁GaAsウエ
ハ１１上に成長させられた２つのエピタキシヤル
層１２，１３を示す。第１のエピタキシヤル層１
２は純粋のドープされていないGaAsであつて、
それをできるだけ真性に近く作る諸条件の下で成
長させられる。第２のエピタキシヤル層１３は純
粋のドープされない（Al、Ga）As層であつて、
この層もできるだけ真性に近くつくる諸条件の下
で成長させられる。
ｎチヤネルHIGFETとｐチヤネルHIGFETを
生ずる基本的な機構を第２ａ図、第２ｂ図、第２
ｃ図に示す。第２ｃ図は絶縁GaAs層中の伝導帯
および価電子帯と、絶縁（Al、Ga）As層の相対
的な位置と、外部電気バイアスが無い装置の金属
ゲート電極のフエルミ準位の位置とを示す。説明
のためにフエルミ準位の位置をGaAs層および
（Al、Ga）As層の伝導帯と価電子帯の中間に示
してあるが、実際には正確なフエルミ準位位置は
残つている不純物の量と種類、およびそれらのド
ープされていない層内の欠陥とに依存する。同様
に、ゲート金属フエルミ準位が（Al、Ga）As層
の中間に示してあるが、それの実際の位置は選択
した金属の仕事関数と、（Al、Ga）As層の表面
におけるフエルミ準位の位置に依存する。第２ｃ
図に示されているバイアスされていない状態にお
いては、ゲート下側には導通チヤネルは存在しな
い、すなわち、ｎチヤネル相補HIGFETとｐチ
ヤンネル相補HIGFETが通常は非導通状態のエ
ンハンス型装置である。2D高移動電子（ｎチヤ
ンネル）ガスまたは正孔（ｐチヤンネル
HIGFET）ガスが、ゲート接点とソース接点の
間に正（または負）のゲート電圧を加えることに
より、（Al、Ga）As／GaAsヘテロ境界面に形成
され、それによりソース注入された領域とドレイ
ン注入された領域の間に電流チヤンネルすなわち
樋（トラフ）を実際に設ける。それらのソース注
入された領域とドレイン注入された領域は電子
（または正孔）保持部として機能する。ソース領
域とドレイン領域はイオン注入により高濃度にド
ープされ、伝導（価電子）帯の縁部近くにフエル
ミ準位を有する。第２ａ図と第２ｂ図はゲート電
圧が加えられた帯を示す。第２ａ図において、正
のゲートバイアスが与えられ、Ecがフエルミ準位
EFを横切ると2D電子GaAsガスが誘導される。同
様に、第２ｂ図において、負のゲートバイアスが
与えられ、Evがフエルミ準位EFを横切ると2D正
孔ガスが誘導される。電子（または正孔）はn+
形（またはp+形）不純物を注入された領域によ
り与えられ、電子（または正孔）密度はゲート電
圧により制御される。最初に、それらの装置のし
きい値電圧がゲート障壁の高さφとエネルギー帯
の不連続△Ｅにより決定される。
生ずる基本的な機構を第２ａ図、第２ｂ図、第２
ｃ図に示す。第２ｃ図は絶縁GaAs層中の伝導帯
および価電子帯と、絶縁（Al、Ga）As層の相対
的な位置と、外部電気バイアスが無い装置の金属
ゲート電極のフエルミ準位の位置とを示す。説明
のためにフエルミ準位の位置をGaAs層および
（Al、Ga）As層の伝導帯と価電子帯の中間に示
してあるが、実際には正確なフエルミ準位位置は
残つている不純物の量と種類、およびそれらのド
ープされていない層内の欠陥とに依存する。同様
に、ゲート金属フエルミ準位が（Al、Ga）As層
の中間に示してあるが、それの実際の位置は選択
した金属の仕事関数と、（Al、Ga）As層の表面
におけるフエルミ準位の位置に依存する。第２ｃ
図に示されているバイアスされていない状態にお
いては、ゲート下側には導通チヤネルは存在しな
い、すなわち、ｎチヤネル相補HIGFETとｐチ
ヤンネル相補HIGFETが通常は非導通状態のエ
ンハンス型装置である。2D高移動電子（ｎチヤ
ンネル）ガスまたは正孔（ｐチヤンネル
HIGFET）ガスが、ゲート接点とソース接点の
間に正（または負）のゲート電圧を加えることに
より、（Al、Ga）As／GaAsヘテロ境界面に形成
され、それによりソース注入された領域とドレイ
ン注入された領域の間に電流チヤンネルすなわち
樋（トラフ）を実際に設ける。それらのソース注
入された領域とドレイン注入された領域は電子
（または正孔）保持部として機能する。ソース領
域とドレイン領域はイオン注入により高濃度にド
ープされ、伝導（価電子）帯の縁部近くにフエル
ミ準位を有する。第２ａ図と第２ｂ図はゲート電
圧が加えられた帯を示す。第２ａ図において、正
のゲートバイアスが与えられ、Ecがフエルミ準位
EFを横切ると2D電子GaAsガスが誘導される。同
様に、第２ｂ図において、負のゲートバイアスが
与えられ、Evがフエルミ準位EFを横切ると2D正
孔ガスが誘導される。電子（または正孔）はn+
形（またはp+形）不純物を注入された領域によ
り与えられ、電子（または正孔）密度はゲート電
圧により制御される。最初に、それらの装置のし
きい値電圧がゲート障壁の高さφとエネルギー帯
の不連続△Ｅにより決定される。
Vto＝φo−△Ec (1)
Vtp＝−φp＋△Ev (2)
２次元電子ガス密度nsと２次元正孔ガス密度ps
は最初に次式により決定される。
は最初に次式により決定される。
ns＝ε（Vg−Vto）／ｑ（ｄ＋△dn） (3)
ps＝ε（Vg−Vtp）／ｑ（ｄ＋△dp） (4)
ここに、ｄは（Al、Ga）As絶縁体の厚さ、ｑ
は電子の電化、△ｄは2Dガスの幅である。しき
い値電圧は最低にでき、△Ecと△Egをできるだ
け大きくすることにより２次元電子ガス密度と２
次元正孔ガス密度を最高にできる。△Ecと△Ev
の大きさはAlxCa1-xAs層中のAlの量ｘとともに
増加する。したがつて、この装置の物理現象は
Al組成ができるだけ大きいことが好ましく、装
置にAlAs物質またはAlAsの組成に近い物質を用
いるのに関連して起きる技術的諸問題に相応す
る。高いAl組成に関連する諸問題を小さくする
ためには、ｉ−GaAs境界面と表面の間でｉ−
AlGaAs層の組成を段階的に変えることが望まし
い。
は電子の電化、△ｄは2Dガスの幅である。しき
い値電圧は最低にでき、△Ecと△Egをできるだ
け大きくすることにより２次元電子ガス密度と２
次元正孔ガス密度を最高にできる。△Ecと△Ev
の大きさはAlxCa1-xAs層中のAlの量ｘとともに
増加する。したがつて、この装置の物理現象は
Al組成ができるだけ大きいことが好ましく、装
置にAlAs物質またはAlAsの組成に近い物質を用
いるのに関連して起きる技術的諸問題に相応す
る。高いAl組成に関連する諸問題を小さくする
ためには、ｉ−GaAs境界面と表面の間でｉ−
AlGaAs層の組成を段階的に変えることが望まし
い。
次に、本発明の相補ｎチヤンネルHIGFETと
相補ｐチヤンネルHIGFETの構造および構造に
ついて説明する。プレーナ相補HIGFET装置の
ｎチヤンネル部分が示されている第１ａ図を参照
する。半絶縁GaAs基板ウエハ１１の上に絶縁
GaAs（ｉ−GaAs）層１２を分子ビーム・エピタ
キシ（MBE）により成長させる。次に、絶縁ア
ルミニウム・ガリウムひ素（ｉ−（Al、Ga）As）
層１３をMBEにより成長させる。あるいは、そ
れらのエピタキシヤル層を形成するために
MOCVDを使用できる。エピタキシヤル層の表
面にWSiゲート１５のようなゲートを形成する。
ゲート１５の両側で領域１６，１７が、線１８，
１９で描かれているように、オーミツク接点領域
まで延びる。それらの領域１６，１７はシリコン
のようなドナ−n+種のイオンを多量に注入され
る。ゲート１５はそれの下側の領域にイオンが注
入されることを阻止するから、自己整合ゲート製
造が得られる。注入熱処理が行われ、それから表
面に金属接点２１，２２が付着される。好適な実
施例においては、メタライゼーシヨンはAuGeNi
をベースとする。従来の合金熱処理が、破線で示
されているように、高濃度に注入された領域にそ
れらの接点を形成する。
相補ｐチヤンネルHIGFETの構造および構造に
ついて説明する。プレーナ相補HIGFET装置の
ｎチヤンネル部分が示されている第１ａ図を参照
する。半絶縁GaAs基板ウエハ１１の上に絶縁
GaAs（ｉ−GaAs）層１２を分子ビーム・エピタ
キシ（MBE）により成長させる。次に、絶縁ア
ルミニウム・ガリウムひ素（ｉ−（Al、Ga）As）
層１３をMBEにより成長させる。あるいは、そ
れらのエピタキシヤル層を形成するために
MOCVDを使用できる。エピタキシヤル層の表
面にWSiゲート１５のようなゲートを形成する。
ゲート１５の両側で領域１６，１７が、線１８，
１９で描かれているように、オーミツク接点領域
まで延びる。それらの領域１６，１７はシリコン
のようなドナ−n+種のイオンを多量に注入され
る。ゲート１５はそれの下側の領域にイオンが注
入されることを阻止するから、自己整合ゲート製
造が得られる。注入熱処理が行われ、それから表
面に金属接点２１，２２が付着される。好適な実
施例においては、メタライゼーシヨンはAuGeNi
をベースとする。従来の合金熱処理が、破線で示
されているように、高濃度に注入された領域にそ
れらの接点を形成する。
次に、プレーナ相補HIGFET装置のｐチヤネ
ル部１０′が示されている第１ｂ図を参照する。
このｐチヤンネル部は同じ基板ウエハ上に形成さ
れ、前記ｎチヤンネル部に隣接して位置させられ
るのが普通である。絶縁層１２，１３は第１ａ図
に示されている絶縁層１２，１３と同じである。
WSiゲート１５′は第１ａ図におけるゲートと同
じである。金属珪化物ゲート１５の両側の領域１
６′，１７′においてアクセプタp+注入が行われ
る。注入熱処理が行われ、それからオーミツク接
点２１′，２２′が付着され、多量のp-イオンが
注入された領域に合金される。好適な実施例にお
いては、メタライゼーシヨンはAuZnAuをベース
にしている。
ル部１０′が示されている第１ｂ図を参照する。
このｐチヤンネル部は同じ基板ウエハ上に形成さ
れ、前記ｎチヤンネル部に隣接して位置させられ
るのが普通である。絶縁層１２，１３は第１ａ図
に示されている絶縁層１２，１３と同じである。
WSiゲート１５′は第１ａ図におけるゲートと同
じである。金属珪化物ゲート１５の両側の領域１
６′，１７′においてアクセプタp+注入が行われ
る。注入熱処理が行われ、それからオーミツク接
点２１′，２２′が付着され、多量のp-イオンが
注入された領域に合金される。好適な実施例にお
いては、メタライゼーシヨンはAuZnAuをベース
にしている。
第３図にプレーナ相補HIGFETインバータの
横断面図が示されている。ｎチヤンネル装置１０
とｐチヤンネル装置１０′が共通の半絶縁GaAs
基板１１の上に形成される。とくに、GaAs基板
１１の上に絶縁（ドープされない）GaAs層１２
をMBEにより成長させ、それから絶縁（ドープ
されない）（Al、Ga）As層１３を成長させる。
第５図には、別の製造方法の例が示されている。
第５図はｉ−GaAs層とｉ−（Al、Ga）As層の間
にｉ−AlAsの薄い層が示されている。ｉ−AlAs
層が加えられてゲートの絶縁性を高しく、価電子
帯および伝導帯のエネルギー不連続EcとEvを増
す。そうすると、チヤンネル内の電子（正孔）濃
度が高くなる。別の実施例においては、装置の性
能を高くするために、ゲートの組成輪郭を段階的
にでき、または種々の副層を含むことができる。
横断面図が示されている。ｎチヤンネル装置１０
とｐチヤンネル装置１０′が共通の半絶縁GaAs
基板１１の上に形成される。とくに、GaAs基板
１１の上に絶縁（ドープされない）GaAs層１２
をMBEにより成長させ、それから絶縁（ドープ
されない）（Al、Ga）As層１３を成長させる。
第５図には、別の製造方法の例が示されている。
第５図はｉ−GaAs層とｉ−（Al、Ga）As層の間
にｉ−AlAsの薄い層が示されている。ｉ−AlAs
層が加えられてゲートの絶縁性を高しく、価電子
帯および伝導帯のエネルギー不連続EcとEvを増
す。そうすると、チヤンネル内の電子（正孔）濃
度が高くなる。別の実施例においては、装置の性
能を高くするために、ゲートの組成輪郭を段階的
にでき、または種々の副層を含むことができる。
次に、第３図の相補ICを完成するために、イ
オン注入ｎチヤンネルおよびｐチヤンネル
HIGFETIC法によるプレーナ自己整合ゲートの
流れ図が示されている第４図を参照する。第１の
工程は、ｉ−GaAs層１２とｉ−（Al、Ga）As層
１３のMBEへテロ構造成長である。非常に低い
全ドーピングで、真性半導体にできるだけ近いも
のを得るために成長条件を調節する。それから、
エピタキシヤル層の表面１３ａの上に、WSixの
ような、高温度に対して安定な耐熱性金属または
金属珪化物を付着してゲート１５，１５′を形成
する。表面を二重にマスキングすることにより、
n+とp+のイオンを選択的に順次注入できる。線
１８，１９で描かれているように、オーミツク接
点領域まで延びている、ゲート１５の両側のソー
ス領域とドレイン領域にn-イオンを注入し、ゲ
ート１５′の周囲の領域を覆う。次に、ゲート１
５′の両側の領域１６′，１７′にp+イオンに注入
し、ゲート１５の領域を覆う。一実施例におい
て、n+を注入する領域を形成するためにSiを用
い、p+イオンを注入する領域を形成するために
MgとBeを用いる。それら２つのイオン注入によ
り自己整合されたゲートが得られ、ゲート１５と
１５′はそれ自信の下側の部分にイオンが注入さ
れることを阻止するから、自己整合ゲートが得ら
れる。高温度注入熱処理法が、イオンを注入され
たｎ種とｐ種を活性化する次の工程である。この
注入熱処理は従来の半導体熱処理内で行うことが
でき、または電灯を用いる迅速熱処理を使用する
こともできる。熱処理による活性化を最適にする
ために、Si3N4As過大圧のような誘電体熱処理封
入剤を使用できる。自己整合ゲート構造の形成の
目的で、イオン注入中にゲート領域をマスクする
ためにSiO2フオトレジストを用い、注入熱処理
の後で実際の金属ゲートを付着する別の方法も用
いることができる。
オン注入ｎチヤンネルおよびｐチヤンネル
HIGFETIC法によるプレーナ自己整合ゲートの
流れ図が示されている第４図を参照する。第１の
工程は、ｉ−GaAs層１２とｉ−（Al、Ga）As層
１３のMBEへテロ構造成長である。非常に低い
全ドーピングで、真性半導体にできるだけ近いも
のを得るために成長条件を調節する。それから、
エピタキシヤル層の表面１３ａの上に、WSixの
ような、高温度に対して安定な耐熱性金属または
金属珪化物を付着してゲート１５，１５′を形成
する。表面を二重にマスキングすることにより、
n+とp+のイオンを選択的に順次注入できる。線
１８，１９で描かれているように、オーミツク接
点領域まで延びている、ゲート１５の両側のソー
ス領域とドレイン領域にn-イオンを注入し、ゲ
ート１５′の周囲の領域を覆う。次に、ゲート１
５′の両側の領域１６′，１７′にp+イオンに注入
し、ゲート１５の領域を覆う。一実施例におい
て、n+を注入する領域を形成するためにSiを用
い、p+イオンを注入する領域を形成するために
MgとBeを用いる。それら２つのイオン注入によ
り自己整合されたゲートが得られ、ゲート１５と
１５′はそれ自信の下側の部分にイオンが注入さ
れることを阻止するから、自己整合ゲートが得ら
れる。高温度注入熱処理法が、イオンを注入され
たｎ種とｐ種を活性化する次の工程である。この
注入熱処理は従来の半導体熱処理内で行うことが
でき、または電灯を用いる迅速熱処理を使用する
こともできる。熱処理による活性化を最適にする
ために、Si3N4As過大圧のような誘電体熱処理封
入剤を使用できる。自己整合ゲート構造の形成の
目的で、イオン注入中にゲート領域をマスクする
ためにSiO2フオトレジストを用い、注入熱処理
の後で実際の金属ゲートを付着する別の方法も用
いることができる。
金属ドレイン電極２１，２１′とソース電極２
２，２２′を、標準のフオトリソグラフ・リツト
オフ（litoff）技術を用いて付着し、輪郭を形成
する。一実施例においては、このオーミツク接点
は、ｎチヤネルHIGFET１０に対しては
AuGeNiをベースとし、ｐチヤネルHIGFET１
０′に対してはAuZnAuをベースとする。それか
ら第１ａ図と第１ｂ図に示すように、高濃度に注
入された領域にオーミツクな接点が形成されるよ
うに、従来の合金熱処理が用いられる。
２，２２′を、標準のフオトリソグラフ・リツト
オフ（litoff）技術を用いて付着し、輪郭を形成
する。一実施例においては、このオーミツク接点
は、ｎチヤネルHIGFET１０に対しては
AuGeNiをベースとし、ｐチヤネルHIGFET１
０′に対してはAuZnAuをベースとする。それか
ら第１ａ図と第１ｂ図に示すように、高濃度に注
入された領域にオーミツクな接点が形成されるよ
うに、従来の合金熱処理が用いられる。
個々の相補装置１０，１０′が、陽子のような
中性種のイオン注入により、互いに電気的に分離
される。これは２つの装置の間の残つている電気
的導通が破壊される。分離イオン注入の間に能動
装置を保護するためにフオトレジストが用いられ
る。それから、標準の相補論理ゲートを形成する
ために、第３図に示すような標準の相互接続装置
を用いてｐチヤネルとｎチヤネルのHIGFET装
置を接続して、第６図に示されている簡単なイン
バータのようなゲートを形成できる。
中性種のイオン注入により、互いに電気的に分離
される。これは２つの装置の間の残つている電気
的導通が破壊される。分離イオン注入の間に能動
装置を保護するためにフオトレジストが用いられ
る。それから、標準の相補論理ゲートを形成する
ために、第３図に示すような標準の相互接続装置
を用いてｐチヤネルとｎチヤネルのHIGFET装
置を接続して、第６図に示されている簡単なイン
バータのようなゲートを形成できる。
ｎチヤネルとｐチヤネルのHIGFET装置を製
造した、室温および77〓で試験した。第５図に示
すように、装置の製造のために２種類の（Al、
Ga）As／GaAsヘテロ構造を成長させた。第１
のヘテロ構造はゲート絶縁対として一様なドープ
されていないAl0.3Ga0.7層を用いた。第２のヘテ
ロ構造は、伝導帯の不連続Ecと価電子帯の不連
続Evを増すために、GaAsの次にドープされない
AlAs層を用いる。
造した、室温および77〓で試験した。第５図に示
すように、装置の製造のために２種類の（Al、
Ga）As／GaAsヘテロ構造を成長させた。第１
のヘテロ構造はゲート絶縁対として一様なドープ
されていないAl0.3Ga0.7層を用いた。第２のヘテ
ロ構造は、伝導帯の不連続Ecと価電子帯の不連
続Evを増すために、GaAsの次にドープされない
AlAs層を用いる。
公称1μｍのゲート長のｎチヤネルHIGFETの
場合には、真性相互コンダクタスgnは室温にお
いて218ｍｓ／mmであり、77〓において385ｍｓ／
mmである。第７図はｎチヤネル装置のIdsおよび
gnの平方根とゲート＝ソース間電圧Vgsの関係を
示すグラフである。公称1μｍゲート長のｐチヤ
ネルHIGFETの場合には、真性相互コンダクタ
ンスgnの値は室温において28.3ｍｓ／mmであり、
77〓において59.3ｍｓ／mmである。第８図はｐチ
ヤネル装置のIdsおよびgnの平方根とゲート＝ソ
ース間電圧の関係を示すグラフである。
場合には、真性相互コンダクタスgnは室温にお
いて218ｍｓ／mmであり、77〓において385ｍｓ／
mmである。第７図はｎチヤネル装置のIdsおよび
gnの平方根とゲート＝ソース間電圧Vgsの関係を
示すグラフである。公称1μｍゲート長のｐチヤ
ネルHIGFETの場合には、真性相互コンダクタ
ンスgnの値は室温において28.3ｍｓ／mmであり、
77〓において59.3ｍｓ／mmである。第８図はｐチ
ヤネル装置のIdsおよびgnの平方根とゲート＝ソ
ース間電圧の関係を示すグラフである。
以上、（Al、Ga）As／GaAs物質系を基にした
相補装置について説明したが、（Al、In）As／
（Ga、In）Asのような他の半導体物質系にも本
発明を応用できることは明らかである。この場合
には、ゲート物質は広いギヤツプの絶縁半導体で
あり、活性チヤネル物質は高移動度半導体であ
る。
相補装置について説明したが、（Al、In）As／
（Ga、In）Asのような他の半導体物質系にも本
発明を応用できることは明らかである。この場合
には、ゲート物質は広いギヤツプの絶縁半導体で
あり、活性チヤネル物質は高移動度半導体であ
る。
次に、第９図に示す低電力実施例について説明
する。WSiゲート１５（第３図）がAlGaAsに直
接付着されるヘテロ構造絶縁ゲートFETの動作
においては、ｎチヤネルFET１０のしきい値電
圧（Vt）は1V（WSi金属障壁の高さとAlGaAs／
GaAs伝導体不連続の差）に近い。この比較的高
いしきい値Vtは、装置が動作するために、対応
して高い電源電圧（２〜3V）を必要とするから、
ゲート漏れが増加し、電圧の振れとノイズマージ
ンが小さくなる。第９図において、InGaAs半導
体ゲートを得、しきい値電圧を0.2〜0.4Vまで下
げて低電力回路動作を行えるようにするために、
構造が変えられる。
する。WSiゲート１５（第３図）がAlGaAsに直
接付着されるヘテロ構造絶縁ゲートFETの動作
においては、ｎチヤネルFET１０のしきい値電
圧（Vt）は1V（WSi金属障壁の高さとAlGaAs／
GaAs伝導体不連続の差）に近い。この比較的高
いしきい値Vtは、装置が動作するために、対応
して高い電源電圧（２〜3V）を必要とするから、
ゲート漏れが増加し、電圧の振れとノイズマージ
ンが小さくなる。第９図において、InGaAs半導
体ゲートを得、しきい値電圧を0.2〜0.4Vまで下
げて低電力回路動作を行えるようにするために、
構造が変えられる。
先に指摘したように、WSiゲート金属を有する
そのような装置のしきい値電圧の典型的な値は、
ｎチヤンネル装置の場合には＋１ボルト、ｐチヤ
ネル装置の場合には−0.5ボルトであつて、式(1)、
(2)に良く一致する。ｎチヤネル装置のしきい値電
圧が高いために装置の動作には高い（２〜３ボル
ト）電源電圧を必要とする。そのためにゲートの
漏れが大きくなり、電圧の振れとノイズマージン
が小さくなり、全体の消費電力が増加する。
そのような装置のしきい値電圧の典型的な値は、
ｎチヤンネル装置の場合には＋１ボルト、ｐチヤ
ネル装置の場合には−0.5ボルトであつて、式(1)、
(2)に良く一致する。ｎチヤネル装置のしきい値電
圧が高いために装置の動作には高い（２〜３ボル
ト）電源電圧を必要とする。そのためにゲートの
漏れが大きくなり、電圧の振れとノイズマージン
が小さくなり、全体の消費電力が増加する。
第９図に示す本発明の実施例は、電源電圧を約
1.5ボルトと低くし、かつ消費電力を少くできる
ような低いｎチヤネルしきい値電圧を達成するよ
うに、変更したエピタキシヤル構造を示す。第９
図に示すｎチヤネル装置１１０とｐチヤネル装置
１１０′は共通の半絶縁GaAs基板１１の上に形
成される。この基板１１の上に絶縁（ドープされ
ていない）GaAs層１２と、次に絶縁（ドープさ
れていない）（Al、Ga）As層１３（ｉ−（Al、
Ga）As）を分子ビームエピタキシにより成長さ
れる。希望によつては、絶縁（ドープされていな
い）GaAs層１１３（50〜100オングストローム）
も成長させる。高濃度にドープされたｎ形Inx
Ga1-xAs（０＜ｘ＜0.2）の薄く（＜1000オングス
トローム）層をMBEにより付着することによつ
て低いしきい値が得られる。ｎ形ドーパントとし
てシリコンを使用できる。ドーパント濃度は約５
×1018にできる。第９図はInGaAsnチヤネルゲー
ト層１１５を有する装置の横断面図である。この
ゲート層１１５の厚さはなるべく200〜500オング
ストロームにする。ゲート領域は従来のリングラ
フイおよびエツチングで形成することが好まし
い。InGaAs用のエツチング剤はH2SO4：H2O2：
nH2OまたはHCl：H2O2：nH2Oのようなウエツ
トエツチング剤、あるいはCCl2F2のようなドラ
イエツチング剤を用いることができる。エピタキ
シヤル表面上には、第１図および第３図を参照し
て説明した方法に従つて、WSiゲート１５のよう
なゲートを形成する。
1.5ボルトと低くし、かつ消費電力を少くできる
ような低いｎチヤネルしきい値電圧を達成するよ
うに、変更したエピタキシヤル構造を示す。第９
図に示すｎチヤネル装置１１０とｐチヤネル装置
１１０′は共通の半絶縁GaAs基板１１の上に形
成される。この基板１１の上に絶縁（ドープされ
ていない）GaAs層１２と、次に絶縁（ドープさ
れていない）（Al、Ga）As層１３（ｉ−（Al、
Ga）As）を分子ビームエピタキシにより成長さ
れる。希望によつては、絶縁（ドープされていな
い）GaAs層１１３（50〜100オングストローム）
も成長させる。高濃度にドープされたｎ形Inx
Ga1-xAs（０＜ｘ＜0.2）の薄く（＜1000オングス
トローム）層をMBEにより付着することによつ
て低いしきい値が得られる。ｎ形ドーパントとし
てシリコンを使用できる。ドーパント濃度は約５
×1018にできる。第９図はInGaAsnチヤネルゲー
ト層１１５を有する装置の横断面図である。この
ゲート層１１５の厚さはなるべく200〜500オング
ストロームにする。ゲート領域は従来のリングラ
フイおよびエツチングで形成することが好まし
い。InGaAs用のエツチング剤はH2SO4：H2O2：
nH2OまたはHCl：H2O2：nH2Oのようなウエツ
トエツチング剤、あるいはCCl2F2のようなドラ
イエツチング剤を用いることができる。エピタキ
シヤル表面上には、第１図および第３図を参照し
て説明した方法に従つて、WSiゲート１５のよう
なゲートを形成する。
第９図のInxGa1-xAsゲートｎチヤネル
HIGFET装置の低いしきい値電圧（ｘが変化す
るとしきい値電圧は０から0.4ボルトまで変化す
る）Vthは次式で与えられる。
HIGFET装置の低いしきい値電圧（ｘが変化す
るとしきい値電圧は０から0.4ボルトまで変化す
る）Vthは次式で与えられる。
Vto＝△Ec1−△Ec2−△Ec3
ここに、
△Ec1＝InGaAs／GaAs境界面のバンド不連続
△Ec2＝GaAs／AlGaAs境界面のバンド不連続
△Ec3＝AlGaAs／GaAs境界面のバンド不連続
である。△Ec2＝−△Ec3であるから、しきい値電
圧VtoはInGaAs／GaAsの境界面においてほぼ不
連続である。
圧VtoはInGaAs／GaAsの境界面においてほぼ不
連続である。
InGaAs／GaAs境界面におけるバンド不連続
により希望のしきい値電圧が得られるように、
InxGa1-xAsの組成が選択される。したがつて、
たとえば、ゲート層としてIn0.15Ga0.85Asを用い
ると、チヤネルのVtは＋0.3ボルトに近づく。そ
れらの構造においては、InGaAsはGaAsとは格
子が一致しないから、その一致しないことによる
歪みを僅かな四辺形歪みで吸収するように、
InGaAs層を薄くする。したがつて、位置の狂い
が生じないから、その歪まされた層のことを仮像
（pseudomorphic）と呼ぶ。この層は、高品質の
表面を形成するために、GaAsの成長後に、なる
べく低い基板温度（550℃）を用いて標準的な
MBE法で付着する。
により希望のしきい値電圧が得られるように、
InxGa1-xAsの組成が選択される。したがつて、
たとえば、ゲート層としてIn0.15Ga0.85Asを用い
ると、チヤネルのVtは＋0.3ボルトに近づく。そ
れらの構造においては、InGaAsはGaAsとは格
子が一致しないから、その一致しないことによる
歪みを僅かな四辺形歪みで吸収するように、
InGaAs層を薄くする。したがつて、位置の狂い
が生じないから、その歪まされた層のことを仮像
（pseudomorphic）と呼ぶ。この層は、高品質の
表面を形成するために、GaAsの成長後に、なる
べく低い基板温度（550℃）を用いて標準的な
MBE法で付着する。
この装置の製造においては、ｎチヤネルゲート
と、ｎゲート領域内のInGaAs上に付着される
WSiとを形成するために標準的なリソグラフ技術
を用いる。それからｐ領域を形成し、ウエツトエ
ツチング法またはドライエツチング法により
InGaAsを除去する。そのエツチングはGaAs層
でストツプする。実施例においては、ｎチヤネル
ゲートの下側を除いて、InGaAsはあらゆる場合
から除去する。それに続いてｐゲートとオーミツ
ク接点を付着する。別の実施例においては、ｎオ
ーミツク接点の付着を容易にするために、高濃度
にドープされたInGaAsもｎオーミツク金属領域
に残される。したがつて、InGaAsゲートは次の
ような利点を有する。MBE法ではインジウムの
組成を変えることができるから、１度の自由度が
得られ、それにより、相補回路においてしきい値
VtoとｐチヤネルHIGFET装置を良く一致させる
ために、バンド不連続を選択できる。高濃度にド
ープされたInGaAsはｎオーミツク接点と
HIGFETのソース抵抗値も改善する。
と、ｎゲート領域内のInGaAs上に付着される
WSiとを形成するために標準的なリソグラフ技術
を用いる。それからｐ領域を形成し、ウエツトエ
ツチング法またはドライエツチング法により
InGaAsを除去する。そのエツチングはGaAs層
でストツプする。実施例においては、ｎチヤネル
ゲートの下側を除いて、InGaAsはあらゆる場合
から除去する。それに続いてｐゲートとオーミツ
ク接点を付着する。別の実施例においては、ｎオ
ーミツク接点の付着を容易にするために、高濃度
にドープされたInGaAsもｎオーミツク金属領域
に残される。したがつて、InGaAsゲートは次の
ような利点を有する。MBE法ではインジウムの
組成を変えることができるから、１度の自由度が
得られ、それにより、相補回路においてしきい値
VtoとｐチヤネルHIGFET装置を良く一致させる
ために、バンド不連続を選択できる。高濃度にド
ープされたInGaAsはｎオーミツク接点と
HIGFETのソース抵抗値も改善する。
第１ａ図および第１ｂ図はｎチヤネル
HIGFETおよびｐチヤネルHIGFETの横断面図、
第２ａ図は第１ａ図に示されているｎチヤネル装
置のための2D電子ガスを生じさせる点における
バンド構造を示し、第２ｂ図は第１ｂ図のｐチヤ
ネル装置のための2D正孔ガスを生じさせる点に
おけるバンド構造を示し、第２ｃ図は通常オフ
（非導通）のエンハンス型相補装置の零バイアス
におけるバンド構造を示し、第３図は相補
HIGFETインバータの横断面図、第４図は相補
HIGFETの製造工程を示し、第５図は別の
HIGFET装置構造のバンド構造を示し、第６図
は第３図に示すCMOSに似たGaAs構造の回路
図、第７図は77〓におけるｎ HIGFETの伝達
特性および相互コンダクタンスを示すグラフ、第
８図は77〓におけるｐ HIGFETの伝達特性お
よび相互コンダクタンスを示すグラフ、第９図は
第３図に示す本発明の低電力消費インバータの別
の例を示す横断面図、第１０図は第９図に示すｎ
チヤネル装置およびｐチヤネル装置の概略バンド
図である。 １１……半絶縁GaAsウエハ、１２，１３……
エピタキシヤル層、１５，１１５……ゲート、１
６……ソース領域、１７……ドレイン領域、２
１，２２……金属接点、１１０……ｎチヤネル装
置、１１０′……ｐチヤネル装置。
HIGFETおよびｐチヤネルHIGFETの横断面図、
第２ａ図は第１ａ図に示されているｎチヤネル装
置のための2D電子ガスを生じさせる点における
バンド構造を示し、第２ｂ図は第１ｂ図のｐチヤ
ネル装置のための2D正孔ガスを生じさせる点に
おけるバンド構造を示し、第２ｃ図は通常オフ
（非導通）のエンハンス型相補装置の零バイアス
におけるバンド構造を示し、第３図は相補
HIGFETインバータの横断面図、第４図は相補
HIGFETの製造工程を示し、第５図は別の
HIGFET装置構造のバンド構造を示し、第６図
は第３図に示すCMOSに似たGaAs構造の回路
図、第７図は77〓におけるｎ HIGFETの伝達
特性および相互コンダクタンスを示すグラフ、第
８図は77〓におけるｐ HIGFETの伝達特性お
よび相互コンダクタンスを示すグラフ、第９図は
第３図に示す本発明の低電力消費インバータの別
の例を示す横断面図、第１０図は第９図に示すｎ
チヤネル装置およびｐチヤネル装置の概略バンド
図である。 １１……半絶縁GaAsウエハ、１２，１３……
エピタキシヤル層、１５，１１５……ゲート、１
６……ソース領域、１７……ドレイン領域、２
１，２２……金属接点、１１０……ｎチヤネル装
置、１１０′……ｐチヤネル装置。
Claims (1)
- 【特許請求の範囲】 １ 低電力のプレーナ相補GaAsをベースとする
ヘテロ構造の集積回路であつて： 平らな主面を有する半絶縁GaAs基板と； 前記主面に順次にプレーナ・エピタキシヤル成
長させられた真性層であつて、 高い移動度および第１のバンドギヤツプを有
し、前記主面に直接に成長させられた、真性の
GaAsの第１のエピタキシヤル成長層と、 第１のバンドギヤツプよりも大きいバンドギヤ
ツプを有し、前記第１のエピタキシヤル成長層に
直接に成長させられた、真性の（Al、Ga）Asの
第２のエピタキシヤル成長層とを含み、 そのギヤツプ差が価電子帯および伝導帯に振り
分けられている、 順次にプレーナ・エピタキシヤル成長させられ
た真性層と； 上記真性層の最後の層にエピタキシヤル成長さ
せられた、高濃度にドープされた薄いInyGa1-y
As（ここで、０＜ｙ＜0.2）層にして、第１の金
属ゲート電極の位置を決めるInyGa1-yAs層と； 前記InyGa1-yAs層に付着された第１の金属ゲ
ート電極と； 上記真性層の最後の層に付着された第２の金属
ゲート電極と； 前記第１の金属ゲート電極の隣接域への選択的
なドナーイオン注入により形成されたn+ソース
領域およびn+ドレイン領域と； 前記第２の金属ゲート電極の隣接域への選択的
なアクセプタイオン注入により形成されたp+ソ
ース領域およびp+ドレイン領域と； 前記n+ソース領域およびn+ドレイン領域にそ
れぞれ合金処理された第１および第２のオーミツ
クな接点と、 前記p+ソース領域およびp+ドレイン領域それ
ぞれ合金処理された第３および第４のオーミツク
な接点と を備えていることを特徴とする、低電力のプレー
ナ相補GaAsをベースとするヘテロ構造の集積回
路。 ２ ｎチヤネル・トランジスタおよびｐチヤネ
ル・トランジスタがドープされていない高移動度
のチヤネル内で2D電子（正孔）ガスを用いて
CMOSに類似のICを形成する相補プレーナへテ
ロ構造の集積回路において： 平らな主面を有する半絶縁GaAs基板と； 高い移動度および第１のバンドギヤツプを有
し、前記平らな主面上にエピタキシヤル成長され
た真性のGaAsの第１のエピタキシヤル成長層
と； 前記第１のエピタキシヤル成長層に成長させら
れた、真性の（Al、Ga）Asの第２エピタキシヤ
ル成長層にして、第１のバンドギヤツプよりも大
きいバンドギヤツプを有していて、そのギヤツプ
差が価電子帯および伝導帯に振り分けられている
第２のエピタキシヤル成長層と； この第２のエピタキシヤル成長層にエピタキシ
ヤル成長させられた真性のGaAsの第３のエピタ
キシヤル成長層と； 前記第３のエピタキシヤル成長層上の、高濃度
にドープされたInyGa1-yAsの第４のエピタキシ
ヤル成長領域にして、第１の金属ゲート電極の位
置を定める第４のエピタキシヤル成長領域と； 前記InyGa1-yAsに付着された第１の金属ゲー
ト電極と； 前記第３のエピタキシヤル成長層の表面に付着
された第２の金属ゲート電極と； 前記第１の金属ゲート電極の隣接域への選択的
なドナーイオン注入により形成されたn+ソース
領域およびn+ドレイン領域と； 前記第２の金属ゲート電極の隣接域への選択的
なアクセプタイオン注入により形成されたp+ソ
ース領域およびp+ドレイン領域と； 前記n+ソース領域およびn+ドレイン領域にそ
れぞれ合金処理された第１および第２のオーミツ
クな接点と、 前記p+ソース領域およびp+ドレイン領域それ
ぞれ合金処理された第３および第４のオーミツク
な接点と を備えていることを特徴とする、相補プレーナヘ
テロ構造の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US891831 | 1986-08-01 | ||
| US06/891,831 US4729000A (en) | 1985-06-21 | 1986-08-01 | Low power AlGaAs/GaAs complementary FETs incorporating InGaAs n-channel gates |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63107174A JPS63107174A (ja) | 1988-05-12 |
| JPH0511657B2 true JPH0511657B2 (ja) | 1993-02-16 |
Family
ID=25398897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62190558A Granted JPS63107174A (ja) | 1986-08-01 | 1987-07-31 | ヘテロ構造の集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4729000A (ja) |
| EP (1) | EP0256363B1 (ja) |
| JP (1) | JPS63107174A (ja) |
| DE (1) | DE3778785D1 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4866491A (en) * | 1987-02-06 | 1989-09-12 | International Business Machines Corporation | Heterojunction field effect transistor having gate threshold voltage capability |
| JPS63196079A (ja) * | 1987-02-06 | 1988-08-15 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | ヘテロ接合ｆｅｔ |
| JPS63276267A (ja) * | 1987-05-08 | 1988-11-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| EP0323896B1 (en) * | 1988-01-07 | 1996-04-17 | Fujitsu Limited | Complementary semiconductor device |
| EP0400399A3 (de) * | 1989-05-31 | 1991-05-29 | Siemens Aktiengesellschaft | Monolithisch integrierte Photodiode-FET-Kombination |
| US5060031A (en) * | 1990-09-18 | 1991-10-22 | Motorola, Inc | Complementary heterojunction field effect transistor with an anisotype N+ ga-channel devices |
| JPH04280436A (ja) * | 1990-09-28 | 1992-10-06 | Motorola Inc | 相補型自己整合ｈｆｅｔの製造方法 |
| JP3135939B2 (ja) * | 1991-06-20 | 2001-02-19 | 富士通株式会社 | Ｈｅｍｔ型半導体装置 |
| US5192698A (en) * | 1992-03-17 | 1993-03-09 | The United State Of America As Represented By The Secretary Of The Air Force | Making staggered complementary heterostructure FET |
| FR2689683B1 (fr) * | 1992-04-07 | 1994-05-20 | Thomson Composants Microondes | Dispositif semiconducteur a transistors complementaires. |
| FR2690277A1 (fr) * | 1992-04-15 | 1993-10-22 | Picogica Sa | Circuit intégré à transistors complémentaires à effet de champ à hétérojonction. |
| FR2690276A1 (fr) * | 1992-04-15 | 1993-10-22 | Picogiga Sa | Circuit intégré à transistors complémentaires à effet de champ à hétérojonction. |
| US5908306A (en) * | 1993-01-29 | 1999-06-01 | Sony Corporation | Method for making a semiconductor device exploiting a quantum interferences effect |
| US5444016A (en) * | 1993-06-25 | 1995-08-22 | Abrokwah; Jonathan K. | Method of making ohmic contacts to a complementary III-V semiconductor device |
| US5480829A (en) * | 1993-06-25 | 1996-01-02 | Motorola, Inc. | Method of making a III-V complementary heterostructure device with compatible non-gold ohmic contacts |
| US5429963A (en) * | 1994-04-25 | 1995-07-04 | The United States Of America As Represented By The Secretary Of The Air Force | Twin-tub complementary heterostructure field effect transistor fab process |
| US5606184A (en) * | 1995-05-04 | 1997-02-25 | Motorola, Inc. | Heterostructure field effect device having refractory ohmic contact directly on channel layer and method for making |
| US6095444A (en) * | 1996-01-24 | 2000-08-01 | Daiwa Seiko, Inc. | Attachment unit for a double bearing type reel for fishing |
| US5872031A (en) * | 1996-11-27 | 1999-02-16 | The Regents Of The University Of California | Enhancement-depletion logic based on gaas mosfets |
| US6472695B1 (en) | 1999-06-18 | 2002-10-29 | The Regents Of The University Of California | Increased lateral oxidation rate of aluminum indium arsenide |
| US6528405B1 (en) | 2000-02-18 | 2003-03-04 | Motorola, Inc. | Enhancement mode RF device and fabrication method |
| WO2002101833A1 (en) * | 2001-06-07 | 2002-12-19 | Amberwave Systems Corporation | Multiple gate insulators with strained semiconductor heterostructures |
| US7119381B2 (en) * | 2004-07-30 | 2006-10-10 | Freescale Semiconductor, Inc. | Complementary metal-oxide-semiconductor field effect transistor structure having ion implant in only one of the complementary devices |
| US7504677B2 (en) * | 2005-03-28 | 2009-03-17 | Freescale Semiconductor, Inc. | Multi-gate enhancement mode RF switch and bias arrangement |
| TWI523148B (zh) * | 2010-10-22 | 2016-02-21 | 國立交通大學 | 提升高電子遷移率電晶體元件崩潰電壓的方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5853863A (ja) * | 1981-09-26 | 1983-03-30 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS58119671A (ja) * | 1982-01-09 | 1983-07-16 | Agency Of Ind Science & Technol | 電界効果トランジスタ |
| JPS60263477A (ja) * | 1984-06-12 | 1985-12-26 | Sony Corp | 半導体装置の製法 |
| JPS613465A (ja) * | 1984-06-18 | 1986-01-09 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2604349B2 (ja) * | 1984-12-12 | 1997-04-30 | 日本電気株式会社 | 半導体装置 |
| US4603469A (en) * | 1985-03-25 | 1986-08-05 | Gte Laboratories Incorporated | Fabrication of complementary modulation-doped filed effect transistors |
| JPS61295671A (ja) * | 1985-06-21 | 1986-12-26 | ハネウエル・インコ−ポレ−テツド | 相補形プレ−ナ・ヘテロ構造ｉｃおよびその製造方法 |
-
1986
- 1986-08-01 US US06/891,831 patent/US4729000A/en not_active Expired - Lifetime
-
1987
- 1987-07-25 DE DE8787110823T patent/DE3778785D1/de not_active Expired - Lifetime
- 1987-07-25 EP EP87110823A patent/EP0256363B1/en not_active Expired
- 1987-07-31 JP JP62190558A patent/JPS63107174A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| DE3778785D1 (de) | 1992-06-11 |
| US4729000A (en) | 1988-03-01 |
| EP0256363A1 (en) | 1988-02-24 |
| EP0256363B1 (en) | 1992-05-06 |
| JPS63107174A (ja) | 1988-05-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0511657B2 (ja) | ||
| JP3135939B2 (ja) | Ｈｅｍｔ型半導体装置 | |
| US4814851A (en) | High transconductance complementary (Al,Ga)As/gas heterostructure insulated gate field-effect transistor | |
| US5479033A (en) | Complementary junction heterostructure field-effect transistor | |
| US4830980A (en) | Making complementary integrated p-MODFET and n-MODFET | |
| US5060031A (en) | Complementary heterojunction field effect transistor with an anisotype N+ ga-channel devices | |
| US5001536A (en) | Semiconductor device | |
| US4583105A (en) | Double heterojunction FET with ohmic semiconductor gate and controllable low threshold voltage | |
| CA1208807A (en) | Semiconductor device | |
| US5162877A (en) | Semiconductor integrated circuit device and method of producing same | |
| US4807001A (en) | Heterojunction field-effect device | |
| JPS5891682A (ja) | 半導体装置 | |
| JPS61147577A (ja) | 相補型半導体装置 | |
| JPH10173137A (ja) | 半導体装置およびその製造方法 | |
| JP3040786B2 (ja) | チャンネル限定層を使用するＧａＡｓ ＦＥＴの製造方法 | |
| JPH07273310A (ja) | 共振トンネリングｆｅｔおよびその製造方法 | |
| US4965645A (en) | Saturable charge FET | |
| JPH02111073A (ja) | 絶縁ゲート電界効果トランジスタおよびその集積回路装置 | |
| JPH0714057B2 (ja) | 電界効果トランジスタ | |
| KR910006751B1 (ko) | 반도체 집적회로장치 및 그의 제조방법 | |
| JP3054216B2 (ja) | 半導体装置 | |
| JPH06101544B2 (ja) | 相補型電界効果トランジスタおよびその製造方法 | |
| JP3006792B2 (ja) | ヘテロ構造電界効果トランジスタ | |
| JP2504785B2 (ja) | 半導体集積回路およびその製造方法 | |
| JP2680821B2 (ja) | ヘテロ構造電界効果トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080216 Year of fee payment: 15 |