JPS605514A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS605514A JPS605514A JP58112843A JP11284383A JPS605514A JP S605514 A JPS605514 A JP S605514A JP 58112843 A JP58112843 A JP 58112843A JP 11284383 A JP11284383 A JP 11284383A JP S605514 A JPS605514 A JP S605514A
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- Japan
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- silicon oxide
- oxide film
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- aperture
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、半導体製造技術に係わり、特に電気的接続を
とるためのコンタクトポール形成方法の改良に関する。
とるためのコンタクトポール形成方法の改良に関する。
近年、半導体装置の小形化及び高集積化がはかられ、い
わゆる集積回路（、Ｉ Ｃ ）、大規模集積回路（ＬＳ
Ｉ）、さらには超ＬＳＩが試作開発されるに至っている
。半導体装置、特に集積回路の集積密展を向上させるた
めには、その回路を構成する．素子の寸法を益々小さく
していく必吸がある。このため、微細加工技術の進歩に
はめき甘しいものがあシ、ステップアンドリピート方式
の縮小露光、さらには電子線露光方式やＸ線露光方式等
の開発が進んでいる。
わゆる集積回路（、Ｉ Ｃ ）、大規模集積回路（ＬＳ
Ｉ）、さらには超ＬＳＩが試作開発されるに至っている
。半導体装置、特に集積回路の集積密展を向上させるた
めには、その回路を構成する．素子の寸法を益々小さく
していく必吸がある。このため、微細加工技術の進歩に
はめき甘しいものがあシ、ステップアンドリピート方式
の縮小露光、さらには電子線露光方式やＸ線露光方式等
の開発が進んでいる。
しかしながら、微細なバクーンを正確に形成し、これを
半導体素子構造に置き換えていくことは容易てはなく、
種々の解決すべき問題が残っている。
半導体素子構造に置き換えていくことは容易てはなく、
種々の解決すべき問題が残っている。
−例として加工寸法の縮小は、その精度及び信頼性の意
味において重大な困難をもたらしており、特に微細な開
孔パターン（コンタクトホール）の形成はその形状から
いっても最も困難なものとされている。すなわち、線幅
１〔μｍ）程贋の溝パターンを解像可能な］０：１紀小
投影型露光装置、を用いたとしても、装置限界のパター
ンの解像は実用土困次１１であり、特に１回の露光面積
を１０［ｍｍ１Ｘ１０［ｍｍ］程度とした場合には露光
領域周辺部におけるＩ’Ｊ’ｒ像度の低下が激しく、実
用上使用可能なυｉ」ロバターンｔよ大きくなってし甘
う。
味において重大な困難をもたらしており、特に微細な開
孔パターン（コンタクトホール）の形成はその形状から
いっても最も困難なものとされている。すなわち、線幅
１〔μｍ）程贋の溝パターンを解像可能な］０：１紀小
投影型露光装置、を用いたとしても、装置限界のパター
ンの解像は実用土困次１１であり、特に１回の露光面積
を１０［ｍｍ１Ｘ１０［ｍｍ］程度とした場合には露光
領域周辺部におけるＩ’Ｊ’ｒ像度の低下が激しく、実
用上使用可能なυｉ」ロバターンｔよ大きくなってし甘
う。
これに対してコンタクト面４ｉ７ ｙ２ ＰＥＰ工程で
形成したものから減少させる方法として次のものが知ら
れている。
形成したものから減少させる方法として次のものが知ら
れている。
Ｌ、！Ｉｊち、半導体基板表面に絶縁層を設け、これを
穴開けして不純物をイオン注入して逆導電２ｉｉ！！層
を形成する。しかる後アニールと同時に基板表面に薄く
熱酸化膜を形成し、全体に多結晶シリコンを堆積してイ
オンエンチングし、開孔の内側にこれを残置し、アルミ
ニウム配線を設けるものである。
穴開けして不純物をイオン注入して逆導電２ｉｉ！！層
を形成する。しかる後アニールと同時に基板表面に薄く
熱酸化膜を形成し、全体に多結晶シリコンを堆積してイ
オンエンチングし、開孔の内側にこれを残置し、アルミ
ニウム配線を設けるものである。
しかしながらこの方法には次の様な問題がある。
第１にこの方法をＭＯ８型トランジスタのゲートやソー
ス、ドレインコンタクトに適用した場合、マスク合わせ
ずれにより泥１の開孔がケート境界尤゛ を含戊ようになると前記熱酸化を施しても酸化速度の相
異によりゲート上に存在する絶縁力１パ端部。
ス、ドレインコンタクトに適用した場合、マスク合わせ
ずれにより泥１の開孔がケート境界尤゛ を含戊ようになると前記熱酸化を施しても酸化速度の相
異によりゲート上に存在する絶縁力１パ端部。
ゲート絶縁膜部でくびれだ絶縁膜となるのみで多結晶シ
リコンを介してここでリークし易い。
リコンを介してここでリークし易い。
又、多結晶シリコンを残しておくことによりゲートと、
ソース、ドレイン電極間に寄生容量が発か′ 生し、素子特性が低下するという問題文ある。従って自
己整合膜は絶縁膜とする童が望せしい、。
ソース、ドレイン電極間に寄生容量が発か′ 生し、素子特性が低下するという問題文ある。従って自
己整合膜は絶縁膜とする童が望せしい、。
又、第２にコンタクト抵抗ρが著しく増加してしまい、
動作速度が低下する４１である。例えば、いが１自〜整
合膜によって０．４Ｉｎ１口程既になると一挙に３００
Ω・ｃｄｌに増加してしまう。
動作速度が低下する４１である。例えば、いが１自〜整
合膜によって０．４Ｉｎ１口程既になると一挙に３００
Ω・ｃｄｌに増加してしまう。
本発明の第１の目的は、セルファラインコンタクトを用
いる際の歩留り、素子特性の向上を図ることができる半
導体装１１＜１の製造方法を提供する事を目的とする。
いる際の歩留り、素子特性の向上を図ることができる半
導体装１１＜１の製造方法を提供する事を目的とする。
又、本発明の第２の目的は、セルファラインコンタクト
のコンタクト抵抗を大幅に低下させる事ができる半導体
装置の製造方法を提供する事を目的とする。
のコンタクト抵抗を大幅に低下させる事ができる半導体
装置の製造方法を提供する事を目的とする。
本発明は、リングラフィによって開けた開孔下に予め金
に、チ膜を貼９つりでおき、しかる後、多結晶シリコン
に代えて絶縁膜をその内周に異方性エツチングで残ｔ１
イするようにした事を骨子とする。
に、チ膜を貼９つりでおき、しかる後、多結晶シリコン
に代えて絶縁膜をその内周に異方性エツチングで残ｔ１
イするようにした事を骨子とする。
本発明によれは絶縁膜をコンタクト内周に埋め込むよう
にしたので、そのマスク合わせがずれてもト接するケー
ト等導体パターンとのリークが生ずる小もなくなシ、ま
たその結合容量の発生も防止する事ができる。
にしたので、そのマスク合わせがずれてもト接するケー
ト等導体パターンとのリークが生ずる小もなくなシ、ま
たその結合容量の発生も防止する事ができる。
又、コンタクト部においては金属−金脱：Ｊンタクトと
なるのでコンタクト抵抗が大幅に低減化され高動作速度
が得られる様になる。
なるのでコンタクト抵抗が大幅に低減化され高動作速度
が得られる様になる。
第２図（ａ）〜（ｆ）は本発明の一実施例に係わるＭＯ
８型トランジスタ製造工程を示す断面図である。
８型トランジスタ製造工程を示す断面図である。
まず、第２図（ａ）に示す如く比抵抗５〜５０〔Ω−ｍ
〕のＰ型（ｉｏｏ）シリコン基板ｌを用意し、この基板
１の素子分離領域に絶縁膜２を埋め込み形成した後、Ｍ
ＯＳＦＥＴの絶縁膜を介して、ゲート電極（図示せず）
を形成し、ついで拡散層３をイオン注入法により形成し
た。次いで第２図（ｂ）に示す如くシリコン基板１の拡
散層上に周知の方法によって高融点金属膜であるＭｏ−
８ｉ膜４を選択的に形成した。続いて、上記試料の上面
に第２図、（Ｃ）に示す如くシリコン酸化膜５を５００
０ ［Ａ ］ 程度形成した。このシリコン酸化膜５（
第１の酸化膜ンの形成には、周知の気相成長技術を用い
た。次いで、シリコン酸化膜５上にレジスト６を塗布し
たのち、周知のフォトリングラフィ技術を用いゲート電
極上及びソース、ドレイン上にレジスト６の開孔パター
ンを形成した。このＩＩ孔パターンの寸法は必要とする
コンタクトポールの寸法より０．６〔μｍ〕程度大きい
径とした。続いて、上記レジスト６をマスクとして用い
シリコン酸化膜５を選択エツチングし該膜５に開孔を形
成した。このときのエツチング技術とじてに１、ザイド
エソチングの少ない異方性ドライエツチングを用いた。
〕のＰ型（ｉｏｏ）シリコン基板ｌを用意し、この基板
１の素子分離領域に絶縁膜２を埋め込み形成した後、Ｍ
ＯＳＦＥＴの絶縁膜を介して、ゲート電極（図示せず）
を形成し、ついで拡散層３をイオン注入法により形成し
た。次いで第２図（ｂ）に示す如くシリコン基板１の拡
散層上に周知の方法によって高融点金属膜であるＭｏ−
８ｉ膜４を選択的に形成した。続いて、上記試料の上面
に第２図、（Ｃ）に示す如くシリコン酸化膜５を５００
０ ［Ａ ］ 程度形成した。このシリコン酸化膜５（
第１の酸化膜ンの形成には、周知の気相成長技術を用い
た。次いで、シリコン酸化膜５上にレジスト６を塗布し
たのち、周知のフォトリングラフィ技術を用いゲート電
極上及びソース、ドレイン上にレジスト６の開孔パター
ンを形成した。このＩＩ孔パターンの寸法は必要とする
コンタクトポールの寸法より０．６〔μｍ〕程度大きい
径とした。続いて、上記レジスト６をマスクとして用い
シリコン酸化膜５を選択エツチングし該膜５に開孔を形
成した。このときのエツチング技術とじてに１、ザイド
エソチングの少ない異方性ドライエツチングを用いた。
次いで、レジスト６を除去したのち、第２図（ｄ）に示
す如く試料上面にシリコン酸化膜７（第２の絶縁膜）を
減圧気相成長法で３０００［＾〕影形成た。
す如く試料上面にシリコン酸化膜７（第２の絶縁膜）を
減圧気相成長法で３０００［＾〕影形成た。
次に、 ＣＪパ７．と１１２との混合ガスによるリアク
ティブイオンエツチング法を用い、シリコン酸化膜７を
その膜厚相当分だけ全面エツチングした。これにより、
第２図（ｃ）に示す如くシリコン酸化膜７を前記開孔の
１ｌｌｌｌ壁にのみ残存させることができ、シリコン酸
化ｊ夙７で囲まれるｕｉ−ｊ孔の寸法を必要とするコン
タクトホール寸法と略等しくすることができ／ζ。つ盪
シ、シリコン酸化）漠７を前記開孔の側壁に０．３〔μ
ＩｒＴ１幅程度残すことができ、シリコン酸化ＩＩａ５
に予め形成された開孔の寸法を０．６〔μｍ〕程度小さ
くすることができた。
ティブイオンエツチング法を用い、シリコン酸化膜７を
その膜厚相当分だけ全面エツチングした。これにより、
第２図（ｃ）に示す如くシリコン酸化膜７を前記開孔の
１ｌｌｌｌ壁にのみ残存させることができ、シリコン酸
化ｊ夙７で囲まれるｕｉ−ｊ孔の寸法を必要とするコン
タクトホール寸法と略等しくすることができ／ζ。つ盪
シ、シリコン酸化）漠７を前記開孔の側壁に０．３〔μ
ＩｒＴ１幅程度残すことができ、シリコン酸化ＩＩａ５
に予め形成された開孔の寸法を０．６〔μｍ〕程度小さ
くすることができた。
なお、この後上記試料上に第１図（ｆ）に示す如くＡ４
合金膜８を被着し、とのＡ４合金膜８をパターニングす
ることにより、ＮチャネルＭＯＳ トランジスタが形成
されることになる３、ム￥３１！７ＩはこのＭｏ８ ）
ランジスタの平面図を示すものであり、図中９が前記シ
リコン酸化膜５，７からなるコンタクトホールを示して
いる。また、１０．１１はソース・ドレイン３ａ 、３
ｂとｈｔ配線膜１２．１３との接続をとるだめのコンタ
クトホールである。
合金膜８を被着し、とのＡ４合金膜８をパターニングす
ることにより、ＮチャネルＭＯＳ トランジスタが形成
されることになる３、ム￥３１！７ＩはこのＭｏ８ ）
ランジスタの平面図を示すものであり、図中９が前記シ
リコン酸化膜５，７からなるコンタクトホールを示して
いる。また、１０．１１はソース・ドレイン３ａ 、３
ｂとｈｔ配線膜１２．１３との接続をとるだめのコンタ
クトホールである。
かくして本笑施例方法によれは、Ｍｏ８ ）ランジスタ
の拡散層電極とＡｚ合金ル：￥８との接続に供される微
細なコンタクトホールを形成するのに際し、マスク合わ
せがずれてもリークや結合容量の発生はない。又、Ｍｏ
−８ｉ膜によりコンタクト抵抗の増大は問題とはならな
い。
の拡散層電極とＡｚ合金ル：￥８との接続に供される微
細なコンタクトホールを形成するのに際し、マスク合わ
せがずれてもリークや結合容量の発生はない。又、Ｍｏ
−８ｉ膜によりコンタクト抵抗の増大は問題とはならな
い。
また、拡散層上にＭｏ−８ｉ／ｆ！がついている為拡散
層がエツチングされ々い。
層がエツチングされ々い。
捷た、第２図（ａ）の後に第３図（２）に示す如＜ 、
ＷＦ６ガスを主成分とする気相成長法２００〜５００〔
℃〕でＷを８１上に選択的に形成することが可能である
。
ＷＦ６ガスを主成分とする気相成長法２００〜５００〔
℃〕でＷを８１上に選択的に形成することが可能である
。
その場合第２図（ａ）の工程数、絶縁膜を薄く堆積した
後、異方性ドライエップーングを行ない自己整合的にゲ
〜） ｆｌｆ！ｌ壁を覆っておく。選択成長の際、膜厚
が薄ければ拡ｉ層の土のみにＷ膜が形成されるがＷ形成
膜厚を増すと酸化膜上にもＷ膜が第３図に１）の如くの
びてくる。銑いて第３図（ｂ）に示す如く上記試料の上
面にシリコン酸化膜５を５０００［Ａ］低温気相成長技
術を用いてゲート電極上にレジスト６のυ；」孔パター
ンを形成する。
後、異方性ドライエップーングを行ない自己整合的にゲ
〜） ｆｌｆ！ｌ壁を覆っておく。選択成長の際、膜厚
が薄ければ拡ｉ層の土のみにＷ膜が形成されるがＷ形成
膜厚を増すと酸化膜上にもＷ膜が第３図に１）の如くの
びてくる。銑いて第３図（ｂ）に示す如く上記試料の上
面にシリコン酸化膜５を５０００［Ａ］低温気相成長技
術を用いてゲート電極上にレジスト６のυ；」孔パター
ンを形成する。
ここで、第５図に示す如＜ ＩＮ孔パターン１４がフィ
ール１・」二にかかってもＷ、刀り５４１をのばして形
成することかり能な為、１部のＳｉやシリコン酸化膜５
がエツチングされ゛ないのでコンタクト孔とフィールド
の重ね合わせ余’６５をさらに小さくでき素子の微細化
に有効である。しかも接合端部がエツチングで露出する
油もない。なお本発明は上述し／こ実施例に限足される
ものではない。例えば、第１の絶縁膜はシリコン酸化膜
に限るものではなく、シリコン窒化膜その他の絶縁膜で
代替できる。同様に第２の絶縁膜としてはシリコン窒化
膜を用いてよいのは、勿論のことでりる。′！Ｉ−た、
第２の導電膜はＭｏ−８ｉ膜、Ｗ膜に限るものではなく
、その他の高融点金属膜やＰｌ、ｂ Ｉｒ１ｒ４でも桟
器できる。
ール１・」二にかかってもＷ、刀り５４１をのばして形
成することかり能な為、１部のＳｉやシリコン酸化膜５
がエツチングされ゛ないのでコンタクト孔とフィールド
の重ね合わせ余’６５をさらに小さくでき素子の微細化
に有効である。しかも接合端部がエツチングで露出する
油もない。なお本発明は上述し／こ実施例に限足される
ものではない。例えば、第１の絶縁膜はシリコン酸化膜
に限るものではなく、シリコン窒化膜その他の絶縁膜で
代替できる。同様に第２の絶縁膜としてはシリコン窒化
膜を用いてよいのは、勿論のことでりる。′！Ｉ−た、
第２の導電膜はＭｏ−８ｉ膜、Ｗ膜に限るものではなく
、その他の高融点金属膜やＰｌ、ｂ Ｉｒ１ｒ４でも桟
器できる。
捷だ、第１の絶縁膜に形成する開孔の寸法ｔよ、所望す
るコンタクトホール寸法及び２ハ２の＆ｑ縁膜の残存幅
等の条件に応じて適宜定めれｌ（ｉよい。また、本発明
は上記実施例に限矩されるものではない。
るコンタクトホール寸法及び２ハ２の＆ｑ縁膜の残存幅
等の条件に応じて適宜定めれｌ（ｉよい。また、本発明
は上記実施例に限矩されるものではない。
第６図は多結晶シリコン配紙（とのコンタク量・に適用
したものであり、１６．１７は絶縁ｊ摸、１８は自己整
合膜、１９は多結晶シリコン配線を示す。
したものであり、１６．１７は絶縁ｊ摸、１８は自己整
合膜、１９は多結晶シリコン配線を示す。
２０はｈｔ配線、２１は金属膜である。
以上、本発明は、その襞旨を逸脱しない範囲で、種々変
形して笑施することかできる。
形して笑施することかできる。
８ｒ！１図は従来例を祝用する１ブ１１１１１図、第２
図（ａ）〜（ｆｌは本発明の実施例に係わるＭｏ８ ＋
−ランジスタ製造工程を示す断面図、第３図（ａ）〜（
ｃ） ｔ；Ｊ二本発明の他の実施例に係わるＭｏ８ ）
ランジスタ製漬工程を示す断面図、第４図は、本発明の
実施例に係わるＭＯ８）ランジスタ製造工程の平面図、
第５図は、本発明の詳細な説明する平面し］、第６図は
本発明の他の実施例を説明する断面図である。 図において、 １・・・シリコンフｉｔ板（半導体基板）、３．３ ａ
＋３１）・・・拡散層、４・・・ＭＯ−８ｉ嘆（第２
の導電膜）、４１・・・Ｗ膜（２ｒ！２の導電膜）、５
・・・シリコン酸化膜（第１の絶縁膜）、６・・・レジ
スト、７・・・シリコン酸化膜（第２の絶縁膜）、８・
・・Ａ１合金膜（第３の４′１Ｂ膜）、９，１０．１１
・・コンタクトホール、１２．１３・・Ａ７配紳膜、１
４・・・Ｉ、ｉｉ′」孔パターン。 代「１１１人 弁ＪＬｐ士 則 近 ）７玄 佑 （ほ
か１名）第１図 第 ２ 因 第３図 第 ４ 図 δ ３σ ｌ♂ ３ｂ 第 ５ 図 第 ６ 図
図（ａ）〜（ｆｌは本発明の実施例に係わるＭｏ８ ＋
−ランジスタ製造工程を示す断面図、第３図（ａ）〜（
ｃ） ｔ；Ｊ二本発明の他の実施例に係わるＭｏ８ ）
ランジスタ製漬工程を示す断面図、第４図は、本発明の
実施例に係わるＭＯ８）ランジスタ製造工程の平面図、
第５図は、本発明の詳細な説明する平面し］、第６図は
本発明の他の実施例を説明する断面図である。 図において、 １・・・シリコンフｉｔ板（半導体基板）、３．３ ａ
＋３１）・・・拡散層、４・・・ＭＯ−８ｉ嘆（第２
の導電膜）、４１・・・Ｗ膜（２ｒ！２の導電膜）、５
・・・シリコン酸化膜（第１の絶縁膜）、６・・・レジ
スト、７・・・シリコン酸化膜（第２の絶縁膜）、８・
・・Ａ１合金膜（第３の４′１Ｂ膜）、９，１０．１１
・・コンタクトホール、１２．１３・・Ａ７配紳膜、１
４・・・Ｉ、ｉｉ′」孔パターン。 代「１１１人 弁ＪＬｐ士 則 近 ）７玄 佑 （ほ
か１名）第１図 第 ２ 因 第３図 第 ４ 図 δ ３σ ｌ♂ ３ｂ 第 ５ 図 第 ６ 図
Claims (3)
- （１）半導体からなる第１の導電層上に開孔部を有する
絶縁層を形成する工程と、前記第１の導電層表向の少な
くとも前記開孔部に対応する部分に金属膜を形成する工
程と、全面に新らたに絶縁層を被着し、全体を異方性エ
ツチングしてこの絶縁層を前記開孔部の内周に残置させ
る工程と、との開孔部でコンタクトする金属材料からな
る第２の導電層を形成する工程とをルｖ１えた事を特徴
とする半導体装１ｄの製造方法。 - （２）第１の４電層が半導体基板に形成された不純物層
であり、この不純物ｊ曽表面にその端部が前記不純物層
に隣接するフィールド絶縁領域上に延在する１でＩ’ｌ
ｌ Ｍ己金属膜を選択成長させる事を特徴とする前６己
特許請求の範囲第１項記載の半導体装置の製造方法。 - （３）第１の導電層表向に金属膜を形成した埃！絶緻層
を形成し、しかる後この絶縁層に開孔部を設けるように
した沖を特徴とする特許 囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58112843A JPS605514A (ja) | 1983-06-24 | 1983-06-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58112843A JPS605514A (ja) | 1983-06-24 | 1983-06-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS605514A true JPS605514A (ja) | 1985-01-12 |
| JPH0524658B2 JPH0524658B2 (ja) | 1993-04-08 |
Family
ID=14596917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58112843A Granted JPS605514A (ja) | 1983-06-24 | 1983-06-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS605514A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63190357A (ja) * | 1987-02-02 | 1988-08-05 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPH02135584U (ja) * | 1989-04-17 | 1990-11-09 | ||
| JPH04127523A (ja) * | 1990-09-19 | 1992-04-28 | Nec Corp | 半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5772321A (en) * | 1980-10-24 | 1982-05-06 | Toshiba Corp | Manufacture of seiconductor device |
| JPS5818965A (ja) * | 1981-07-28 | 1983-02-03 | Toshiba Corp | 半導体装置の製造方法 |
-
1983
- 1983-06-24 JP JP58112843A patent/JPS605514A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5772321A (en) * | 1980-10-24 | 1982-05-06 | Toshiba Corp | Manufacture of seiconductor device |
| JPS5818965A (ja) * | 1981-07-28 | 1983-02-03 | Toshiba Corp | 半導体装置の製造方法 |
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| JPS63190357A (ja) * | 1987-02-02 | 1988-08-05 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPH02135584U (ja) * | 1989-04-17 | 1990-11-09 | ||
| JPH04127523A (ja) * | 1990-09-19 | 1992-04-28 | Nec Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0524658B2 (ja) | 1993-04-08 |
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