JPH05289861A - メモリ内容変更装置 - Google Patents

Abstract

(57)【要約】 【目的】 情報機器のＲＯＭに記憶された制御プログラ
ムを低コストで且つ容易に変更することが可能なメモリ
内容変更装置を提供する。 【構成】 ＣＰＵ１は、プログラムＲＯＭ２に記憶され
た制御プログラムのアクセスと同時に変更記憶部３のア
クセスを行い、実行中のアドレス内容が変更すべき内容
か否かをチェックする。変更すべきアドレスである場
合、変更記憶部３からの出力に応じてバッファ１３をハ
イインピーダンス状態にしてプログラムＲＯＭ２のデー
タ出力を停止するとともに、メモリ１４をアクティブに
してデータバス１０にソフト割込み命令を出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報機器においてＲＯ
Ｍに記憶された制御プログラムを変更するメモリ内容変
更装置に関する。

【０００２】

【従来の技術】一般に、情報機器の制御プログラムは、
ＲＯＭに記憶されており、その内容を変更することは出
来ない。かかるプログラムを変更する場合、該ＲＯＭを
変更したプログラムを記憶したＲＯＭと交換する方法
や、ＲＯＭの記憶内容をＲＡＭに転送し、ＲＡＭ上で前
記プログラムを変更する方法が採られている。

【０００３】

【発明が解決しようとする課題】しかしながら、ＲＯＭ
を交換する方法では、情報機器を開封してＲＯＭを基板
から取り外して新しいＲＯＭと差し替えするという手間
が生じる。

【０００４】また、ＲＯＭの内容をＲＡＭに転送してＲ
ＡＭ上で変更する方法では、ＲＯＭの容量と同量以上の
容量を有するＲＡＭを必要とし、プログラムのモジュー
ルが大きい場合にはそれだけ容量の大きなＲＡＭまたは
複数個のＲＡＭを使用しなければならない。更に、この
プログラム変更に用いるＲＡＭとは別に、ＣＰＵはデー
タの保存あるいは演算等のためにＲＡＭを必要とするた
めコストの増加を招く。

【０００５】一方、ＲＡＭの容量が限られる場合には、
作業毎にＲＯＭ中のプログラムをＲＡＭに転送して変更
しなければならず、処理の遅延を来たす原因となる。

【０００６】本発明は、上記従来の問題点に鑑み、情報
機器のＲＯＭに記憶された制御プログラムを低コストで
且つ容易に変更することが可能なメモリ内容変更装置を
提供することを目的とする。

【０００７】

【課題を解決するための手段】請求項１記載の発明は、
上記目的を達成するために、情報機器の制御プログラム
等を記憶する第１の記憶手段と、該第１の記憶手段と同
一のアドレス空間を有し、該第１の記憶手段の所定のア
ドレスに対応するアドレスに前記プログラムを変更すべ
きか否かの情報を記憶する第２の記憶手段と、前記第１
の記憶手段と前記第２の記憶手段の記憶内容を同時に読
み出す読み出し手段と、該読み出し手段により第２の記
憶手段から読み出された情報が前記第１の記憶手段の前
記プログラムを変更すべき内容である場合、前記第１の
記憶手段からの出力に代えて所定のデータを出力する制
御手段とを有することを特徴とする。

【０００８】請求項２記載の発明は、前記請求項１記載
の発明において、前記所定のデータは変更プログラムを
実行する割込み命令であることを特徴とする。

【０００９】

【作用】請求項１記載の発明は、第１の記憶手段に記憶
された制御プログラムを実行しながら、同時に第２の記
憶手段に記憶された情報を読み出し、該情報が前記制御
プログラムを変更すべき内容である場合、前記制御プロ
グラムの実行を中止し、代わりに所定のデータを出力す
る。

【００１０】請求項２記載の発明は、前記所定のデータ
として変更プログラムを実行する割込み命令を出力す
る。

【００１１】

【実施例】以下、本発明の実施例を図面に基づき詳細に
説明する。

【００１２】［第１実施例］図１は、本発明の第１実施
例に係るメモリ内容変更装置の概略構成を示すブロック
図である。

【００１３】本実施例のメモリ内容変更装置は、装置全
体の制御を司るＣＰＵ１と、ＣＰＵ１が実行する制御プ
ログラムを記憶するＲＯＭ（以下「プログラムＲＯＭ」
と云う）２と、プログラムＲＯＭ２の変更個所の情報を
記憶する変更記憶部３と、該変更個所の変更内容を記憶
するパッチ記憶部４と、プログラムＲＯＭ２、変更記憶
部３及びパッチ記憶部４へチップセレクト信号を出力す
るデコーダ５とから構成される。

【００１４】プログラムＲＯＭ２は、６４ＫバイトのＲ
ＯＭであり、変更記憶部３は、アドレス空間がプログラ
ムＲＯＭ２と同一で、各アドレスに対して１ビットの深
さを有する、即ち、プログラムＲＯＭ２の変更すべきア
ドレスに対応するアドレスに“１”、それ以外のアドレ
スに“０”を記憶した６４ＫビットのＲＯＭである。

【００１５】ＣＰＵ１は、１８ビットの信号線から成る
アドレスバス６の下位１６ビットＡ０−Ａ１５を介して
プログラムＲＯＭ２、変更記憶部３及びパッチ記憶部４
と接続され、アドレスバス６の上位２ビットＡ１７，Ａ
１６を介してデコーダ５と接続されている。このデコー
ダ５は、信号線７，８，９を介してプログラムＲＯＭ
２、変更記憶部３及びパッチ記憶部４に夫々接続され、
前記上位２ビットＡ１７，Ａ１６が“００”の時信号線
７，８をアクティブにし、“０１”の時信号線９をアク
ティブにする。

【００１６】一方、ＣＰＵ１は、１６ビットの信号線か
ら成るデータバス１０を介して後述するバッファ１３、
メモリ１４及び前記パッチ記憶部４と接続されている。

【００１７】また、変更記憶部３の出力側は、メモリ１
４のチップセレクト入力端及びＮＯＴゲート１１の入力
側に接続され、ＮＯＴゲート１１の出力側はＡＮＤゲー
ト１２の一入力端に接続され、ＡＮＤゲート１２の他方
の入力端には信号線７を介してデコーダ５の出力側が接
続されている。更に、ＡＮＤゲート１２の出力側はバッ
ファ１３と接続され、バッファ１３の入力側はプログラ
ムＲＯＭ２の出力側と接続されている。

【００１８】バッファ１３は、アドレスバス６を介して
アドレス指定されたプログラムＲＯＭ２の内容を一時的
に保存し、ＡＮＤゲート１２の出力に応じてその内容を
データバス１０に出力する。即ち、ＡＮＤゲート１２の
出力が“１”の時前記保存された内容をデータバス１０
に出力し、“０”の時バッファ１３の出力をハイインピ
ーダンス状態にして該内容の出力を停止する。

【００１９】メモリ１４は、あらかじめ決められた命令
コード、例えば１バイトのソフト割込み命令を格納し、
変更記憶部３の出力に応じて該命令コードをデータバス
１０に出力する。即ち、変更記憶部３の出力が“１”の
時ソフト割込み命令をデータバス１０に出力し、“０”
の時メモリ１４の出力をハイインピーダンス状態にして
該命令の出力を停止する。

【００２０】次に、図２及び図３を用いて本メモリ内容
変更装置の動作を詳細に説明する。

【００２１】図２は、プログラムＲＯＭ２の変更部分の
アドレスとその変更内容を記憶するパッチ記憶部４のア
ドレスとの変換テーブルを示し、図３は上の２つがプロ
グラムＲＯＭ２のアドレスとその内容、下の２つがパッ
チ記憶部４のアドレスとその内容を示す。

【００２２】まず、ＣＰＵ１はアドレスバス６の値を順
次変更しながら、プログラムＲＯＭ２の内容を読み込
み、制御を行う。プログラムＲＯＭ２がアクセスされる
と同時に変更記憶部３もアクセスされ、変更記憶部３の
内容がＮＯＴゲート１１及びメモリ１４に出力される。
アクセスされたプログラムＲＯＭ２のアドレスが変更個
所でないときは、変更記憶部３から“０”が出力される
のでバッファ１３を通じて、プログラムＲＯＭ２の内容
がデータバス１０上に出力される。一方、変更個所のア
ドレスがアクセスされたとき、変更記憶部３は“１”を
ＮＯＴゲート１１及びメモリ１４に出力し、バッファ１
３はハイインピーダンス状態となりプログラムＲＯＭ２
からの出力を禁止し、代わりにメモリ１４の内容、即ち
ソフト割込み命令がデータバス１０上に出力される。該
ソフト割込み命令が実行されると、ＣＰＵ１は割込み処
理を行なう。この処理もあらかじめプログラムＲＯＭ２
に記憶してある。図示しないＲＡＭが設けられ、割込み
が発生すると割込みが発生したプログラムのアドレスが
該ＲＡＭのスタックポインタに保存され、スタックポン
イタの内容から割込みが入ったアドレスが分かるように
なっている。即ち、図２に示される内容のテーブルがパ
ッチ記憶部４に格納され、ＣＰＵ１は前述のスタックポ
インタの内容から図２のテーブルの修正先アドレスを検
索し、修正プログラムを走らせる。

【００２３】これを図３に基づき具体的に説明する。プ
ログラムＲＯＭ２の１０４番地に格納されている命令
は、“ＯＲ ＡＬ，ＢＬ”であるが、これを“ＡＮＤ
ＡＬ，ＢＬ”に修正する場合、変更記憶部３の１０４番
地に“１”を記憶させておく。ＣＰＵ１がプログラムＲ
ＯＭ２の１０４番地をアクセスするとソフト割込みが発
生する。この割込みが発生すると、割込み処理でスタッ
クにつまれたアドレス、即ち１０４を読み込み、図２に
示されるテーブルと比較し、そのテーブルに示されるア
ドレスにプログラムの制御を移行させる。この場合、プ
ログラムは１００００番地に進む。１００００番地は、
上位２ビット（１）でパッチ記憶部４が選択され、下位
１６ビット（００００）でパッチ記憶部４の最初のアド
レスが選択されたことが示される。パッチ記憶部４の最
初のアドレスには、“ＡＮＤ ＡＬ，ＢＬ”の命令と、
“ＪＭＰ １０６”の命令が書き込まれている。つま
り、１００００番地を実行した後、プログラムの制御を
アドレス１０６に戻すべくパッチ記憶部４にプログラム
が格納されている。ただし、スタックを割込み発生前の
状態に戻す補正を１００００番地に進むまでに行なって
おく必要がある。ここで、アドレス１０６は、“ＯＲ
ＡＬ，ＢＬ”の次の命令が格納されているアドレスであ
る。

【００２４】本実施例ではメモリ１４に１バイトのソフ
ト割込み命令を記憶したが、これに限られずＣＰＵ１が
特殊なモードに入る命令等ソフト割込みと同様な処理が
可能な命令であればよい。

【００２５】また、本実施例では、変更記憶部３を各ア
ドレスに対して１ビットの深みのあるＲＯＭで構成した
が、これに代えてＲＡＭを用いてもよい。この場合、Ｒ
ＡＭにデータを書き込むためには、ＲＡＭにデータを書
き込む手段が必要であるとともに、デコーダ５の内部ロ
ジックを変更する必要がある。例えば、変更記憶部４を
アクセスするために更にアドレスの上位２ビットＡ１
７，Ａ１６が“１０”の場合にも、信号線８を介して変
更記憶部３のチップセレクト信号ＣＳが出力するように
構成し、変更記憶部３にデータを書き込む際には、アド
レスの上位２ビットＡ１７，Ａ１６を“１０”にしてア
クセスする。または、ＣＰＵ１がメモリ空間とＩ／Ｏ空
間の２種類の空間を持つＣＰＵである場合は、ＣＰＵ１
とデコーダ５とを接続する信号線１５を介してメモリか
Ｉ／Ｏかの選択信号を出力し、変更記憶部３に書き込み
するときだけＩ／Ｏ空間上に変更記憶部が配置されるよ
うに構成することも可能である。この場合は、デコーダ
５がアドレスの上位２ビットだけでなくメモリかＩ／Ｏ
かの選択信号線１５のレベルをも含めてデコードする必
要がある。更に、データバス１０の内容が変更記憶部３
に書き込み出来るようにバッファを介して接続する必要
がある。

【００２６】また、プログラムＲＯＭのすべてのアドレ
スに対して変更する必要がない場合、変更記憶部の容量
を小さくすることが出来る。例えば、本実施例では、６
４ＫバイトのプログラムＲＯＭの空間がある場合につい
て説明したが、そのすべてのアドレスに変更を与える必
要がなく、例えば、下位３２Ｋバイト分しか変更を与え
る必要がない場合には変更記憶部３の容量を半分の４Ｋ
バイトにすることが出来る。しかし、この場合、上位３
２Ｋバイトにイメージが出るのを防止するため、デコー
ダ５でその下位３２Ｋバイトをアクセスするときだけ信
号線８をアクティブにする必要がある。

【００２７】また、変更するプログラム内容が大規模に
亘る場合には、１アドレス毎に変更するのではなく、下
位数ビット分を端折るようにしてもよい。例えば、下位
１６ビットのうち、Ａ０，Ａ１のアドレスはアクセスし
ないようにする、つまり、４バイトごとのブロックにア
クセスされたときにのみ、割込みが発生するようにして
もよい。これにより、変更記憶部の容量を小さくするこ
とが出来る。

【００２８】［第２実施例］図４は、本発明の第２実施
例に係るメモリ内容変更装置の概略構成を示すブロック
図である。

【００２９】本実施例において、上述した第１実施例と
異なる点は、第１実施例では変更記憶部３が１ビットの
深さのメモリでありパッチ記憶部４が８ビットの深さの
メモリであるのに対して、第２実施例では変更記憶部の
情報を８ビットデータとして格納することにより、変更
記憶部とパッチ記憶部とを１つのメモリで構成した点で
ある。この構成により、１ビットの深さを持つメモリを
使用せずに通常のＥＰＲＯＭを使用することが可能であ
り、また、プログラムＲＯＭ２のメモリ容量が６４Ｋバ
イトである場合には、変更記憶部のメモリ容量は８Ｋバ
イトで済むこととなる。

【００３０】以下、図４に基づいて本実施例を説明す
る。

【００３１】尚、図４において上述した図１のブロック
図と対応する要素は、同一符号を付して示してある。

【００３２】本実施例は、前記ＣＰＵ１と、前記プログ
ラムＲＯＭ２と、変更記憶部およびパッチ記憶部から成
りＥＰＲＯＭで構成されたメモリ４０と、アドレスバス
６の上位２ビットＡ１７，Ａ１６の値によりチップセレ
クト信号を制御するデコーダ４１と、ＣＰＵ１が出力す
るアドレスバス６の下位ビットＡ０−Ａ１５のうち１３
ビットＡ０−Ａ１２またはＡ３−Ａ１５を選択して出力
するセレクタ４２と、メモリ４０から変更記憶部のデー
タが出力された場合に、その８ビットデータのうち１ビ
ットを選択して出力するデータセレクタ４３とから構成
される。

【００３３】ＣＰＵ１は、アドレスバス１の下位ビット
Ａ０−Ａ１５を介してプログラムＲＯＭ２に接続されて
いる。

【００３４】更に、ＣＰＵ１は、アドレスバス６の上位
２ビットＡ１７，Ａ１６を介してデコーダ４１と接続さ
れ、１３ビットＡ０−Ａ１２及びＡ３−Ａ１５を介して
セレクタ４２と接続され、下位３ビットＡ０−Ａ２を介
してデータセレクタ４３と接続されている。

【００３５】また、メモリ４０は、１２ビットのアドレ
スバス４８を介してセレクタ４２と接続され、データバ
ス４９を介してデータセレクタ４３及びバッファ４４と
接続されている。更に、デコーダ４１は信号線７を介し
てプログラムＲＯＭ２のチップセレクト端ＣＳと接続さ
れ、信号線４５を介してメモリ４０の最上位ビットのア
ドレス入力端、セレクタ４２のセレクタ端及びデータセ
レクタ４３のチップセレクト入力端ＣＳと接続され、信
号線４６を介してメモリ４０のチップセレクト入力端Ｃ
Ｓと接続され、信号線４７を介してバッファ４４のチッ
プセレクト入力端ＣＳと接続されている。

【００３６】次に、デコーダ４１が実行する制御動作に
ついて説明する。

【００３７】デコーダ４１は、アドレスバス６の上位２
ビットＡ１７，Ａ１６の値が“００”の場合、信号線
７，４５，４６を高レベル（以下、“Ｈ”レベルとい
う）、信号線４７を低レベル（以下、“Ｌ”レベルとい
う）にし、Ａ１７，Ａ１６の値が“０１”の場合、信号
線４５を“Ｌ”レベル、信号線４６，４７を“Ｈ”レベ
ルにする。信号線４５が“Ｈ”レベルである時、セレク
タ４２はアドレスバス４８にＡ３−Ａ１５を出力してこ
の１３ビットに信号線４５上の１ビットを最上位ビット
として組合せたアドレスによりメモリ４０の変更記憶部
のアドレスを指定し、メモリ４０はデータバス４９に指
定されたアドレス内容を出力する。更に、“Ｈ”レベル
の信号線４５によってデータセレクタ４３がアクティブ
となり、該データセレクタ４３はアドレスバス６の下位
３ビットＡ０−Ａ２の値に基づいて、変更記憶部の８ビ
ットデータのうち１ビットをＮＯＴゲート１１に出力す
る。

【００３８】一方、信号線４５が“Ｌ”レベルである時
には、セレクタ４２はアドレスバス４８へＡ０−Ａ１２
を出力してメモリ４０のパッチ記憶部のアドレスを指定
し、メモリ４０はデータバス４９にパッチデータを出力
する。信号線４５が“Ｌ”レベルのとき信号線４７は
“Ｈ”レベルであるため、バッファ４４がアクティブと
なり、データバス４９のデータはそのままデータバス１
０に出力される。

【００３９】次に、本実施例の制御動作について説明す
る。

【００４０】ＣＰＵ１は、アドレスバス６の値を順次変
更しながらプログラムＲＯＭ２の制御プログラムに従っ
て制御を実行する。ＣＰＵ１がプログラムＲＯＭ２の変
更個所のアドレスを指定しない場合、アドレスバス６の
上位２ビットＡ１７，Ａ１６は“００”であるため、信
号線４５，４６は“Ｈ”レベルとなってセレクタ４２は
アドレスＡ３−Ａ１５を選択し、メモリ４０は該アドレ
スに対応した変更記憶部のデータをデータセレクタ４３
に出力する。このとき、データセレクタ４３は、アドレ
スバス６の下位３ビットＡ０−Ａ２の値に基づいて該変
更記憶部の８ビットデータのうちの１ビットをＮＯＴゲ
ート１１に出力する。例えば、Ａ０−Ａ２が“０００”
の場合には前記８ビットデータのうちの最下位ビット、
“１１１”の場合には最上位ビットを出力する。

【００４１】データセレクタ４３の出力値が“０”であ
る場合、ＮＯＴゲート１１の出力値は“１”であり、ま
た、信号線７は“Ｈ”レベルであることからＡＮＤゲー
ト１２の出力値が“１”となりバッファ１３はアクティ
ブとなる。また、メモリ１４に入力されるチップセレク
ト信号が“０”であるためメモリ１４は非アクティブと
なる。したがって、データバス１０にはプログラムＲＯ
Ｍ２の内容がそのまま出力される。

【００４２】一方、データセレクタ４３の出力値が
“１”である場合、ＮＯＴゲート１１の出力値が“０”
になるため、バッファ１３はハイインピーダンス状態に
なってデータバス１０に対する出力を停止する。一方、
メモリ１４はアクティブとなり、記憶されているソフト
割込み命令をデータバス１０に出力する。

【００４３】ＣＰＵ１は、このソフト割込み命令を受信
するとソフト割込み処理に制御を移行する。ソフト割込
み処理では、割込みが発生したアドレス、即ちプログラ
ム変更をすべきアドレスに基づいて、パッチ記憶部に記
憶されるデータテーブルから変更プログラムの記憶され
るアドレスを検索し、該アドレスに移行する処理を実行
する。

【００４４】具体的に、前述した図２，図３の例に基づ
いて説明する。

【００４５】ＣＰＵ１がプログラムＲＯＭ２の１０４番
地のアドレスを出力すると、ＣＰＵ１はソフト割込み処
理に移行し、図２のテーブル参照後アドレス１００００
を出力する。このとき、アドレスバス６の上位２ビット
Ａ１７，Ａ１６は“０１”であるため、デコーダ４１は
信号線４５を“Ｌ”レベル、信号線４６，４７を“Ｈ”
レベルにする。このデコーダ４１の出力により、セレク
タ４２はアドレスバス６のアドレスＡ０−Ａ１２を選択
してアドレスバス４８に出力し、該アドレスＡ０−Ａ１
２に信号線４５上の１ビットを最上位ビットとして組合
せたアドレスによりメモリ４０のアドレス０００００を
読み出す。即ち、パッチ記憶部の先頭アドレスが選択さ
れ、図３に示される“ＡＮＤ ＡＬ，ＢＬ”命令をデー
タバス４９に出力する。デコーダ４１の出力によりバッ
ファ４４はアクティブとなるため、該命令をデータバス
１０に出力し、ＣＰＵ１は該命令を実行する。次に、Ｃ
ＰＵ１は“ＪＭＰ １０６”命令を実行し、アドレスバ
ス６にアドレス１０６を出力する。即ち、アドレスバス
６の上位２ビットＡ１７，Ａ１６が“００”となり、Ｃ
ＰＵ１は通常のプログラムＲＯＭ２の制御動作に移行す
る。

【００４６】以上のようにして、変更記憶部とパッチ記
憶部とを一つのメモリで構成した場合にも第１実施例と
同様の制御動作を行うことができ、機器を小型化するこ
とが可能となる。

【００４７】また、第２実施例では、メモリ４０として
ＥＰＲＯＭを用いたが、かかるＲＯＭに限らずＲＡＭで
も同様に実現できる。

【００４８】［第３実施例］図５は、本発明の第３実施
例に係るメモリ内容変更装置の概略構成を示すブロック
図である。

【００４９】尚、図５において上述した図１のブロック
図と対応する要素は同一符号を付して示す。

【００５０】本実施例において、上述した第１実施例と
異なる点は、第１実施例ではメモリ１４から出力される
データが１バイト命令であるのに対して、本実施例では
複数バイト命令を出力する点である。

【００５１】図５に示されるように、本実施例は、前記
第１実施例の構成にＲＳＦＦ（ＲＳフリップフロップ）
５０と、ＡＮＤゲート５１，５２とＯＲゲート５３と、
ＤＦＦ（Ｄ フリップフロップ）５４〜５６と、ＮＯＴ
ゲート５７とを付加したものである。

【００５２】ＲＳＦＦ５０のＳ入力端には、変更記憶部
３の出力が接続され、Ｒ入力端にはデコーダ５の出力が
信号線５８を介して接続されている。更に、ＲＳＦＦ５
０の出力端はＮＯＴゲート１１の入力端とＡＮＤゲート
５１の一入力端に接続されている。また、ＡＮＤゲート
５１の他方の入力端には、ＡＮＤゲート５２の出力端が
接続されている。上記信号線５８は更にデコーダ５とメ
モリ１４のＲＳＴ（リセット）端とを接続する。

【００５３】ＣＰＵ１には、クロック源（図示しない）
からのクロック信号ＣＬＫおよびアドレス ラッチ 許
可信号ＡＬＥを発生し、それぞれＤＦＦ５６のＤ入力端
とＣ入力側に供給する。ＤＦＦ５４〜５６の各出力端は
ＯＲゲート５３の入力側に接続されると共に、ＮＯＴゲ
ート５７の入力側はＤＦＦ５６，５５の各Ｃ入力端に、
出力側はＤＦＦ５４の入力端にそれぞれ接続されてい
る。ＯＲゲート５３の出力側はＡＮＤゲート５２の一入
力端に接続され、ＡＮＤゲート５２の他方の入力端には
信号線７が接続されている。

【００５４】図６は、ＣＰＵ１のアドレスタイミングと
ＯＲゲート５３の出力波形とを示すタイミングチャート
である。

【００５５】ＣＰＵ１は、図６に示されるようにクロッ
ク信号ＣＬＫに同期して処理を進め、信号ＡＬＥに同期
してアドレスを出力する。即ち、ＣＰＵ１はリードサイ
クルの時、Ｔ３とＴ４サイクルの間でデータを読み込
む。この信号ＣＬＫとＡＬＥをＤＦＦ５６に入力する
と、ＯＲゲート５３からは図６に示す出力波形が出力さ
れる。

【００５６】以下、本実施例の動作を詳細に説明する。

【００５７】ＲＳＦＦ５０は、変更記憶部３の出力が
“１”のときセットされて“１”を出力し、信号線５８
が“Ｈ”レベルになったときリセットされて“０”を出
力する。

【００５８】デコーダ５は、アドレスバス６の上位２ビ
ットＡ１７，Ａ１６の値が“１１”のときのみ信号線５
８を“Ｈ”レベルにし、“００”，“０１”のときは、
第１実施例と同様にそれぞれ信号線７，８を“Ｈ”レベ
ル、信号線９を“Ｈ”レベルとする。

【００５９】ＣＰＵ１は、プログラムＲＯＭ２に記憶さ
れた制御プログラムに従って制御を実行し、この間変更
記憶部３からのデータはＲＳＦＦ５０のＳ入力端に出力
される。プログラムＲＯＭ２の変更部分がアクセスされ
ない場合には、ＲＳＦＦ５０のＳ入力、Ｒ入力共に
“０”であるため初期状態（この場合０である）が出力
され、バッファ１３がアクティブとなってデータバス１
０にプログラムＲＯＭ２の内容が出力される。

【００６０】一方、プログラムＲＯＭ２の変更部分がア
クセスされた場合は、ＲＳＦＦ５０はＳ入力が“１”、
Ｒ入力が“０”となって１を出力する。このＲＳＦＦ５
０の出力によりバッファ１３はハイインピーダンス状態
になり、プログラムＲＯＭ２の内容の出力を停止し、メ
モリ１４の出力を有効にする。

【００６１】メモリ１４は、複数の命令コードを記憶す
るメモリで、ＡＮＤゲート５１の出力が“０”から
“１”に立ち上がる度に１バイトずつ順次出力するよう
に構成されている。メモリ１４の最初の１バイトにはダ
ミーデータを入れ、２番目以降から所期の命令を入れ
る。これは、ＣＰＵ１の読み誤りを防止するためであ
る。

【００６２】したがって、ＣＰＵ１がプログラムＲＯＭ
２をアクセスする度に、ＡＮＤゲート５１が図６で示さ
れるＯＲゲート５３の出力波形と同一の波形を出力する
ため、メモリ１４は記憶された命令を順次データバス１
０に出力する。

【００６３】メモリ１４には、前述したソフト割込み処
理と同様の処理を行う処理へ移行する命令コード（例え
ば、ＪＵＭＰ命令）が記憶される。移行後の処理では、
アドレスバス６の上位２ビットＡ１７，Ａ１６を“１
１”にする処理を実行し、デコーダ５からの“Ｈ”レベ
ル信号がＲＳＦＦ５０のＲ入力端に印加され、ＲＳＦＦ
５０が出力“０”を出力してメモリ１４のデータ出力を
停止する。また、同時にデコーダ５からの“Ｈ”レベル
信号は、信号線５８を介してメモリ１４のＲＳＴ端に印
加されて、該メモリ１４に記憶される命令の読み出し順
序を元に戻す。

【００６４】また、前記移行後の処理は、前述した各実
施例と異なりパッチ記憶部４に記憶させる必要がある。
例えば、ＣＰＵ１がＪＵＭＰ命令を受信した場合、バッ
ファ１３は未だハイインピーダンス状態であり、その解
除処理を移行後の処理で行うため、プログラムＲＯＭ２
内のアドレスを選択できないからである。しかし、ＣＰ
Ｕ１が命令コードを先読みするＣＰＵである場合には、
メモリ１４に記憶された命令の最後にアドレスバス６の
上位２ビットＡ１７，Ａ１６を“１１”にする命令を付
加しておけば、前記移行後の処理をプログラムＲＯＭ２
に格納することが可能となる。

【００６５】以上のようにして、メモリ１４に記憶され
た命令が複数バイト命令であっても、有効な制御動作を
実行することが可能となる。

【００６６】

【発明の効果】以上説明したように、本発明は、情報機
器の制御プログラム等を記憶する第１の記憶手段と、該
第１の記憶手段と同一のアドレス空間を有し、該第１の
記憶手段の所定のアドレスに対応するアドレスに前記プ
ログラムを変更すべきか否かの情報を記憶する第２の記
憶手段と、前記第１の記憶手段と前記第２の記憶手段の
記憶内容を同時に読み出す読み出し手段と、該読み出し
手段により第２の記憶手段から読み出された情報が前記
第１の記憶手段の前記プログラムを変更すべき内容であ
る場合、前記第１の記憶手段からの出力に代えて所定の
データを出力する制御手段とを有するので、情報機器の
ＲＯＭに記憶された制御プログラムを低コストで且つ容
易に変更することが可能となる効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るメモリ内容変更装置
の概略構成を示すブロック図である。

【図２】第１実施例のプログラムＲＯＭに記憶されるデ
ータのテーブルを示す説明図である。

【図３】第１実施例のプログラムＲＯＭのデータとその
修正データを示す説明図である。

【図４】本発明の第２実施例に係るメモリ内容変更装置
の概略構成を示すブロック図である。

【図５】本発明の第３実施例に係るメモリ内容変更装置
の概略構成を示すブロック図である。

【図６】ＣＰＵのアドレスタイミングとＯＲゲートの出
力波形とを示すタイミングチャートである。

【符号の説明】 １ ＣＰＵ（読み出し手段） ２ プログラムＲＯＭ（第１の記憶手段） ３ 変更記憶部（第２の記憶手段） １４ メモリ（制御手段）

Claims (2)

【特許請求の範囲】
1. 【請求項１】 情報機器の制御プログラム等を記憶する
   第１の記憶手段と、該第１の記憶手段と同一のアドレス
   空間を有し、該第１の記憶手段の所定のアドレスに対応
   するアドレスに前記プログラムを変更すべきか否かの情
   報を記憶する第２の記憶手段と、前記第１の記憶手段と
   前記第２の記憶手段の記憶内容を同時に読み出す読み出
   し手段と、該読み出し手段により第２の記憶手段から読
   み出された情報が前記第１の記憶手段の前記プログラム
   を変更すべき内容である場合、前記第１の記憶手段から
   の出力に代えて所定のデータを出力する制御手段とを有
   することを特徴とするメモリ内容変更装置。
2. 【請求項２】 前記所定のデータは変更プログラムを実
   行する割込み命令であることを特徴とする請求項１記載
   のメモリ内容変更装置。