JPH0531173B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は、種々の障害条件下で実質的に連続的
動作を行なえるデイジタル計算装置および方法に
関する。すなわち、本発明は、非常に確実なコン
ピユータシステムを提供するものである。本コン
ピユータシステムはまた、システム形態の点で高
度に変幻性があり、種々の障害条件が生じても使
用者をこれに関与させないという点で利用し易
い。本システムはまた、プログラムが簡単である
こと、種々の動作を取り扱うのに比較的低価格の
ハードウエアを提供できるという点で利用し易
い。 障害は、少なくとも一部は、回路や関連する電
気機械装置の複雑さやプログラムの複雑さに起因
してデイジタルコンピユータにおいては避け難い
ことである。したがつて、従来より、少なくとも
使用者の観点から、障害が生じた場合、実質的に
連続的動作を維持しながら、処理されつつあるデ
ータの完全性を維持したいという要求があつた。
この要求に応ずるため、種々の誤修正コードおよ
びこのコードで動作する装置が技術上開発され
た。また、装置の冗長性に関して種々の形態のも
のが開発された。この技術の１つの例は、「マル
チプロセツサシステム」として米国特許第
4228496号に記載されている。この特許は、各々、
少なくとも処理ユニツトとメモリユニツトを備
え、周辺制御ユニツトとともに動作する冗長性処
理モジユール対を用いる。一方の処理モジユール
のどこかに障害があれば、その全モジユールは不
能化され、それと対のモジユールが要求され、１
つだけで動作が継続されよう。後者のモジユール
のいずれかに障害があれば、このモジユールも不
能化されるから、２つの障害で全モジユール対は
不能化されよう。 この従来の手法およびその他の従来の手法での
成功度合は限定された。コンピユータのハードウ
エアを簡単化しようとする努力は、過度に複雑な
ソフトウエアすなわち機械プログミングを招くこ
とがしばしばあつた。他方、ソフトウエアを簡単
化しようとする努力は、装置の冗長性を過度に大
きくし、装置の高価格、複雑性を伴なう結果とな
つた。 したがつて、本発明の目的は、障害に対する許
容度が向上され、したがつて確実性が向上された
デイジタルコンピユータシステムを提供すること
である。 本発明の特定の目的は、障害を検出し、矯正を
行ない、そしてデータの完全性を保証しかつ使用
者に対して実質的に擾乱を伴なうことなく動作を
継続するデイジタル計算装置および方法を提供す
ることである。 本発明の他の特定の目的は、比較的複雑でない
ソフトウエアと比較的効率的な二重ハードウエア
を用いる障害許容デイジタル計算装置および方法
を提供することである。 本発明の他の特定の目的は、誤り検出が比較的
高度に分散され、誤りを発生する障害の場合比較
的簡単な修正作用で働く障害許容デイジタル計算
装置および方法を提供することである。 本発明の他の目的は、価格の経済化とハードウ
エアの簡単化を達成するため、異なるシステム要
素に対してそれぞれの誤り検出方法および構成体
を採用する上記性質の障害許容デイジタル計算装
置および方法を提供することである。 本発明のさらに特定の目的は、バス構造体と、
処理、メモリおよび周辺制御ユニツトに冗長性要
素をもち、モジユールの複数の要素に障害が生じ
た場合でも実質的に中断されずに有効な動作を継
続し得るように構成されたプロセツサモジユール
を備えるフオルトトレラントデイジタルコンピユ
ータシステムを提供することである。 本発明のこれらおよびその他の目的は、以下の
説明から明らかとなろう。 本発明のコンピユータシステムは、処理ユニツ
ト、ランダムアクセスメモリユニツトおよび周辺
制御ユニツトをもつプロセツサモジユールと、モ
ジユールの数個の装置間のすべての情報転送を司
る単一のバス構造体とを備える。本コンピユータ
システムは、単一のプロセツサモジユールを使用
してもよいし、複数のモジユールを結合してマル
チプロセツサシステムとしてもよい。各プロセツ
サモジユール内のバス構造体は、２重のパートナ
バスを含んでおり、各機能ユニツトは、同一性の
パートナユニツトを備えることができる。非同期
の周辺装置とともに動作する制御ユニツト以外の
各ユニツトは、通常そのパートナユニツトと完全
同期で動作する。例えば、プロセツサモジユール
の２つのパートナメモリユニツトは、通常、とも
に２つのパートナバスを駆動し、ともにバス構造
体により完全同期で駆動される。 さらに、本発明にしたがえば、コンピユータシ
ステムは、プロセツサモジユール内の各機能ユニ
ツトのレベルで障害検出を行なう。この特徴を達
成するため、誤り検出器で各ユニツト内のハード
ウエア動作を監視し、ユニツト間の情報転送を検
査する。誤りの検出があると、プロセツサモジユ
ールは、誤りを生じたバスまたはユニツトを他の
ユニツトへの情報転送から隔絶し、そしてモジユ
ールは動作を継続する。継続された動作では、障
害の生じたバスまたはユニツトのパートナを使用
する。誤り検出が情報転送に先立つ場合は、継続
された動作では、障害が不存在の場合に行なわれ
たのと同じ時点に転送が実施され得る。誤り検出
が情報転送と一致するときには、継続動作では転
送が反復され得る。 コンピユータシステムは、上述の障害検出およ
び矯正作用を極度に迅速に、すなわち動作サイク
ルの何分の一かの内に行なうことができる。好ま
しい具体的例では、例えば、誤り発生性障害を検
出後、２クロツク間隔内に疑問の情報転送を修正
する。したがつて、この具体例のコンピユータシ
ステムは、多くとも、有効性に疑問があり、全デ
ータの有効性を保証するために反復を必要とする
１回の情報転送しか行なわない。 本発明のプロセツサモジユールは、障害許容動
作を可能にするためハードウエアに相当の冗長性
をもたせることができるが、２重ユニツトをもた
ないモジユールで十分に動作する。この特徴によ
り、使用者は、本発明のコンピユータシステムを
非冗長性形態で低初価格で入手し、しかも十分の
計算容量を得ることができる。使用者は、その使
用者にもつともよく適合するように、かつ経済が
許す程度においてシステムに２重ユニツトを追加
し、障害許容の確実性を増すことができるのであ
る。これは、このように拡張ができない多くの従
来のコンピユータと好対照である。本発明のコン
ピユータシステムは、２重ユニツトを有しないも
のでも、相当の誤り検出および確認を行なえ、使
用者を種々の障害の結果から保護することができ
る。また、この特徴の達成により、２重ユニツト
を有するコンピユータシステムは、種々のユニツ
トの除去や修理や交換中動作状態に維持されるこ
とができる。 一般に、本発明のプロセツサモジユールは、モ
ジユールの各ユニツトごとにバツクアツプパート
ナを備えることができる。したがつて、１つのモ
ジユールは、２つの中央処理ユニツトと、２つの
主（ランダムアクセス）メモリユニツトと、２つ
のデイスク制御ユニツトと、２つの通信制御ユニ
ツトと、マイクロプロセツサシステムを形成する
ためプロセツサモジユールを他のモジユールに結
合するための２つのリンク制御ユニツトとを有す
ることができる。モジユールは、さらに、磁気テ
ープメモリと動作のためテープ制御ユニツトを備
えることができる。しかし、これは一般に２重化
されない。 この冗長性のため、モジユールは、いずれかの
ユニツトに障害が生じた場合動作を継続できる。
一般に、プロセツサモジユールの全ユニツトは、
如何なる検出障害も不存在の場合、連続的かつ選
択された同期状態で動作する。いずれかのユニツ
ト誤発生性の障害が検出されると、そのユニツト
は隔絶されオフラインに置かれるから、情報をモ
ジユールの他のユニツトに転送できない。オフラ
インユニツトのパートナが動作を継続し、それに
より全モジユールが、通常実質的に中断なく動作
を継続できる。使用者は、オフラインユニツトの
修理するための保守要求の表示またはその他の提
示がなされる場合を除き、このような障害検出お
よびオフライン状態への変換を知ることは稀であ
る。 障害許容動作を行なうためプロセツサモジユー
ル内の機能ユニツトを上述のようにパートナをも
たせて２重化することに加えて、プロセツサユニ
ツト内の各ユニツトは、一般に、データ転送に関
与する２重のハードウエアを備える。各機能ユニ
ツト内におけるこの２重化の目的は、各ユニツト
内における障害について他のユニツトと関係なく
試験することである。モジユールの各ユニツト内
の他の構造体は、誤検出用構造体を含め、一般に
２重化されない。 プロセツサモジユールの全ユニツトに作用する
共通のバス構造体は、上述の２段階の２重化の組
合せを採用するのが好ましく、Ａバス、このＡバ
スを２重化するＢバスおよびＸバス形成する３組
の導線を有する。ＡバスおよびＢバスは、各々、
サイクル限定、アドレス、データ、パリテイ信号
およびユニツト間の誤りの情報伝送を報知するた
めに比較され得るその他の信号の同じ１組の信号
を運ぶ。２重化されないＸバスの導線は、モジユ
ール−ワイド信号、およびタイミング、誤り状
態、電力のようなその他の動作信号を運ぶ。 本発明のプロセツサモジユールは、ユニツトの
２重化部分の動作の比較、パリテイおよび誤りチ
エツクおよび修正コードの利用、さらには供給電
圧のごとき動作パラメータの監視を含む諸技術の
組合せにより各機能ユニツト内において障害を検
出し、位置決めする。１つの特定の例として例示
されるコンピユータシステムにおいて、各中央処
理ユニツトは、完全同期で動作する２つの冗長性
処理部を含む。誤り検出器が冗長性処理部の動作
を比較し、もしも比較が無効であれば、処理ユニ
ツトをバス構造体への情報転送から隔絶する。こ
れは、プロセツサモジユールの他の機能ユニツト
を、問題の処理ユニツトから出ることのある障害
情報から隔絶する。各処理ユニツトはまた、実質
的メモリ動作を行なう段階を有しており、そして
該段階は２重化されない。処理ユニツトは、この
段階における障害を検出するのに、むしろパリテ
イ技術を利用するのである。 例示のコンピユータシステムのランダムアクセ
スメモリユニツトは、２つの非冗長性メモリ部を
備えており、そして各メモリ部は、メモリワード
の異なるバイトを記憶するよう構成されている。
ユニツトは、各メモリ部および両メモリ部の複合
体における障害を誤り修正コードで検出する。や
はり、誤り検出器が、メモリユニツトが潜在的誤
り情報をバス構造体に、したがつて他のユニツト
に転送するのを不能化する。 例示のプロセツサモジユールにおいて、メモリ
ユニツトには、２重化バス導線、すなわちＡバス
とＢバスをチエツクするというタスクも割り当て
られる。この目的のため、ユニツトは、アドレス
信号およびバス構造体上のデータ信号を試験する
パリテイチエツクを備えている。加えて、コンパ
レータが、Ａバス上の全信号をＢバス上の全信号
と比較する。このようにしていずれかのバスに障
害があることを決定すると、メモリユニツトは、
他のユニツトに、Ｘバスを介して非障害バスのみ
に従うべきことを報知する。 本発明のプロセツサモジユール用の周辺制御ユ
ニツトは、「ドライブ」および「チエツク」と称
される２重の制御部、および制御部とユニツトが
作用する周辺入力／出力装置間を接続する周辺イ
ンターフエース部とを採用する。普通、デイスク
メモリとともに動作するためのデイスク制御ユニ
ツト、テープ移送装置と動作するためのテープ制
御ユニツト、通信パネルを介して、端末装置、プ
リンタおよびモデムを含む通信装置と動作するた
めの通信制御ユニツト、および１つのプロセツサ
モジユールをマルチプロセツサシステムの側のプ
ロセツサモジユールと接続するためのリンク制御
ユニツトとが含まれる。どの場合も、バスインタ
ーフエース部は、入力信号をＡバスおよび／また
はＢバスからドライブおよびチエツク制御部に供
給し、ドライブチヤンネルからの出力信号をＡバ
スおよびＢバスに供給し、バス構造体から送られ
る特定の入力信号における論理的誤りについて試
験し、そしてドライブチヤンネルおよびチエツク
チヤンネルの出力信号の同一性について試験す
る。各周辺制御ユニツト内のドライブ制御部は、
ユニツトが作用するＩ／Ｏ装置に適当な制御、ア
ドレス、状態表示およびデータ操作機能を提供す
る。ユニツトのチエツク制御部は、ドライブ制御
部をチエツクする目的で本質的に同一である。各
制御ユニツトの周辺インターフエース部は、制御
ユニツトおよび周辺装置間を通る信号を誤りにつ
いて試験するためのパリテイ装置およびコンパレ
ータ装置の組合せを備えている。 通信制御ユニツトのごとき同期Ｉ／Ｏ装置とと
もに動作する周辺制御ユニツトは、そのパートナ
ユニツトと完全同期で動作する。しかしながら、
例えば、パートナを有するデイスク制御ユニツト
は、別の非同期のデイスクメモリとともに動作
し、したがつて限定された同期状態で動作する。
例えば、パートナデイスク制御ユニツトは、同時
に書込み動作を遂行するが、デイスクメモリが互
に非同期的に動作するから、正確な同期状態には
ない。リンク制御ユニツトおよびそのパートナ
も、普通この限定された同期状態で動作する。 上述の例示のプロセツサモジユールに対する電
源ユニツトは、２つの内部電源を採用しており、
その各々は、各パートナユニツト対の一方のユニ
ツトにのみ動作電力を供給する。すなわち、一方
の内部電源は、バス構造体の一方の２重化部分、
２つのパートナ中央処理ユニツトの一方、２つの
パートナメモリユニツトの一方、および各周辺制
御ユニツト対の一方のユニツトに給電する。ま
た、内部電源は、プロセツサモジユールの非２重
化ユニツトに電力を供給する。モジユールの各ユ
ニツトは、一方の内部電源から動作電力を受け取
り、そのユニツトが必要とする動作電圧を発生す
る電源段を有する。この電源段はまた、供給電圧
を監視する。不足の供給電圧を検出すると、電源
段は、そのユニツトからバス構造体への全出力線
を接地電位にクランプする信号を発生する。この
作用は、いずれのユニツトに電力の不足があつて
も、障害情報がバス構造体に伝達されるのを阻止
する。 本発明の他の特徴は、プロセツサモジユールの
あるユニツトが、実際の情報転送前に誤り検出段
階を含む動作サイクルを伴なつて各情報転送を実
行することである。この動作を行なうユニツト
は、その１例が周辺装置に対する制御ユニツトで
あるが、情報転送を行なう前に障害状態について
試験する。ユニツトは、障害が検出された場合に
は、情報の転送を抑止する。しかしながら、モジ
ユールは、中断または遅延なしに動作を継続し、
抑止されていないパートナユニツトから情報転送
を行なうことができる。 動作時間がより重要性を有するプロセツサモジ
ユールの他のユニツト−一般に少なくとも中央処
理ユニツトおよびメモリユニツトを含む−は、各
情報転送と関係する誤り検出と同時にその情報転
送を実行する。障害が検出された場合には、ユニ
ツトは、直前の情報転送を無視すべきことを他の
処理ユニツトに警告する信号を直ちに発生する。
プロセツサモジユールは、障害条件を報告したユ
ニツトのパートナから情報転送を繰り返すことが
できる。この動作態様は、各情報転送が誤り検出
の目的のために遅延なしに実行されるから、最適
の動作速度をもたらす。遅延は、障害が検出され
る比較的僅かの場合にのみ生ずる。 本発明の１具体例においては、少なくとも中央
処理ユニツト、ランダムアクセスメモリユニツ
ト、マス記憶装置用制御ユニツト、および通信装
置用制御ユニツトを有し、さらに冗長性の第１お
よび第２のバスおよび第３のバスを有するバス構
造体を備えるデイジタルデータプロセツサ装置が
採用される。バスは、ユニツトを作動させユニツ
ト間において情報転送を行なうため全ユニツトと
接続される。障害検出手段が、任意のユニツト
と、第１バスおよび第２バスの任意の一方または
両方のバスとの間の各情報転送をチエツクする。
障害検出手段は、ユニツトおよび第１および第２
のバスの各々における障害状態を検出する。この
具体例は、さらに、障害検出手段に応答し、障害
状態の不検出に応答して第１バスおよび第２バス
上に情報転送を行ない、かつ、第１および第２バ
スの一方の障害の検出に応答して、第１および第
２のバスの他方のバス上の情報転送信号にのみ応
答するように全ユニツトを条件づける処理手段を
備える。 このような具体例で実施する場合の他の特徴
は、各ユニツトにそのユニツトの障害を検出する
ための別個の障害検出手段を有することであり、
各別個の検出手段は、そのユニツト内の障害の検
出に応答して、少なくとも１つの障害報告信号を
他のユニツトに転送のため第３のバスに供給す
る。 本発明の実施にあたつては、優先性決定手段を
備えることもできる。これは、バス構造体に接続
される2⁽ⁿ⁾より多くないユニツトの各々が（ここ
に（ｎ）は１より大きい整数）、バス構造体を介
して情報転送を開始し得ること、およびこの各ユ
ニツトが、選択的に転送要求信号を有することに
より特徴づけられる。少なくとも第３バス、また
は第１および第２バスの各々は、これらのユニツ
ト間の優先選択を行なうため少なくとも（ｎ）の
導線を有している。この実施例の装置は、各々、
転送を開始するユニツトの異なるものと関連する
複数の調停回路を有する。各調停回路は、（ｎ）
の選択導線と接続されており、関連するユニツト
の転送要求信号に応答して、そのユニツトの独特
の優先ランクに応答する並列なランク応答デイジ
タル信号を選択導線に供給し、またより高優先性
ランクからの選択導線上のランク応答信号の不存
在で転送開始出力信号を生ずる。この調停論理回
路は、単一のタイミング間隔で動作し、最小のバ
ス導線および論理回路しか必要としない。さら
に、この実施例は、バス要求、チヤンネル要求お
よび優先性中断要求を含む種々の動作のいずれに
ついても優先性を決定し得る。 上述の特徴を有するプロセツサモジユールはま
た、本発明の１つの特徴として、プロセツサメモ
リおよび制御ユニツトに対して動作電力を供給す
る電源手段と、動作電力のレベルに応答し、動作
電力が選択された供給条件以下であれば、これら
の装置が情報転送信号をバスに供給するのを阻止
する電力論理手段を採用し得る。 プロセツサモジユールの中央処理ユニツトおよ
び障害検出手段は、本発明の１つの特徴として、
第１および第２の処理部を備え、各処理部を、第
３バス、および第１および第２バスのいずれかか
ら信号を受信し、受信された信号に応答して同一
の処理を行ない、バス構造体に供給するための出
力信号を発生するように構成できる。また、第１
および第２処理部から出る対応する出力信号を比
較するコンパレータも設けられる。コンパレータ
は、この信号比較に応答して処理ユニツトにおけ
る障害状態を検出する。コンパレータは、第１お
よび第２処理がバス構造体から受信する対応する
信号を比較し、受信される信号の比較に応答して
障害状態を検出することができる。 プロセツサモジユールのメモリユニツトおよび
障害検出手段は、本発明の１つの特徴として、各
各、メモリワードの一部を記憶するように構成さ
れ、かつ一緒に全メモリワードを記憶する第１お
よび第２のランダムアクセスメモリ部を含むこと
ができる。また、各メモリ部に第１および第２バ
スのいずれかから受信されたメモリワード部を書
き込む手段、および両メモリ部から全メモリワー
ドを読み取り、そのメモリワードを第１および第
２のバスに選択的に供給する手段が設けられてい
る。また、メモリワードのパリテイをチエツク
し、無効なメモリワードパリテイに応答して障害
状態を検出する手段が設けられている。 本発明のさらに他の特徴として、プロセツサモ
ジユールの少なくとも１つの制御ユニツトおよび
障害検出手段は、第１および第２の装置制御部を
採用し、その各々を、第１および第２バスの少な
くともいずれかから信号を受信し、かつ、受信信
号に応答して同じ動作を行ないかつこれらの動作
に応答して出力信号を発生するように構成でき
る。この装置の少なくとも第１のものは、第１バ
スおよび第２バスの両者に出力信号を供給し、バ
スに接続された装置に出力信号を供給するように
構成できる。この具体例は、さらに、第１および
第２制御部から送られる対応する出力信号を比較
するコンパレータを採用する。コンパレータは、
この信号比較に応答して一方の制御ユニツトの障
害状態を検出する。 本発明の他の具体例では、第１および第２の冗
長性中央処理装置、第１および第２の冗長性ラン
ダムアクセスメモリユニツト、周辺装置に対する
少なくとも１つの制御ユニツト（第１制御ユニツ
ト）、および各々、上述のユニツト間で情報を転
送するように接続された少なくとも２つのバス
（第１および第２のバス）とが採用される。ユニ
ツト間における各情報転送をチエツクする障害検
出手段も設けられる。障害検出手段は、いずれか
のユニツトおよびいずれかのバスにおける障害状
態を検出する。障害検出手段に応答する論理手段
も設けられる。論理手段は、障害状態の不検出に
応答して、両バス上で情報転送を行ない、そして
それは両中央処理ユニツトに関して全く同様であ
り、両メモリユニツトに関しても全く同様であ
り、また、一方の処理ユニツトにおける障害の検
出に応答し、そのユニツトが情報転送信号を両バ
スに送給するのを阻止する。論理手段はまた、一
方のメモリユニツトの障害に応答して、そのユニ
ツトが情報転送信号を両バスに送給するのを抑止
し、また一方のバスの障害の検出に応答して、他
方のバス上における情報転送信号にのみ応答する
ように全ユニツトを条件づける。 論理手段が、両バス上における情報転送が両バ
ス間で完全同期状態で起こるようにするのも１つ
の特徴である。 本発明の他の具体例においては、少なくとも１
つの中央処理ユニツト、少なくとも１つのメモリ
ユニツト、周辺プロセツサ装置用の少なくとも２
つの制御ユニツト、および各ユニツトと接続さ
れ、ユニツト間において情報を転送するバス構造
体を有し、そしてバス構造体に接続される2⁽ⁿ⁾よ
り多くないユニツトが（ここに（ｎ）は２または
それより大きい整数である）、バス構造体を介し
て情報転送を開始することができること、および
この各ユニツトが選択的に転送要求信号を有する
ことを特徴とするデイジタルデータプロセツサ装
置が採用される。各転送開始ユニツトと接続され
る少なくとも（ｎ）の選択導線、各々、転送開始
ユニツトの異なるものと関連する複数の調停回路
も設けられる。各調停回路は、選択導線と接続さ
れ、単一のタイミング間隔において関連するユニ
ツトの転送要求信号に応答して、そのユニツトの
優先ランクに応答する並列ランク応答デイジタル
信号を選択導線に供給し、またより高い優先ラン
クからの選択導線上のランク応答信号の不存在の
場合には転送開始信号を発生する。他の特徴は、
各調停回路が（ｎ）より多くないデイジツトをも
つランク応答信号を生ずること、そして各選択導
線は、デイジツト位置に割り当てられ、割り当て
られたデイジツト位置にしたがつて多数の電気的
に隔絶された導体片が配備されていることであ
る。 本発明に依れば、中央処理装置が、第１および
第２の二重バスのいずれかを介してのメモリ装置
および周辺装置とのデイジタル情報の転送を含
め、デイジタル情報のプログラム可能な処理を可
能にし、かつ、少なくとも実質的に同じ第１およ
び第２のプログラム可能なデイジタルデータ処理
手段を備える。各処理手段は、情報転送信号を受
信、発生し、発生された信号を少なくとも１つの
バスに供給するよう構成される。処理手段と接続
される多重化手段が、第１および第２のバスのい
ずれかから送られる情報転送信号を両処理手段に
供給する。さらに、第１処理手段から発生される
信号を第２処理手段から発生される信号と比較
し、比較に応答して障害信号を発生する手段も設
けられる。 中央処理装置はまた、異なる情報転送信号列か
ら逐次の動作を処理するため、各処理手段を動作
させるためのタイミング制御手段を備える。 本発明に依れば、ランダムアクセスメモリ装置
が、少なくとも第１および第２の２重バスを有す
るバス構造体を介して他のコンピュータに、また
は他のコンピュータから転送されるデイジタル情
報の読取りおよび書込みを行ない、第１および第
２のランダムアクセスメモリ手段を備えている。
これらのランダムアクセスメモリは、各々、メモ
リワードの一部を記憶しかつ全メモリワードを記
憶するように構成されている。マルチプレクサ
が、第１および第２バスのいずれか一方から受信
されるワード部分を両メモリ手段に供給する。出
力手段が、メモリ手段から読み取られる各メモリ
ワード部分を第１および第２の両バスに供給し、
コードチエツク手段が、出力手段と同一回路にあ
つて、無効な読取りワード誤りチエツクコードに
応答して障害報知信号を発生する。 また、本発明の１つの特徴として、上記のメモ
リ装置に、各メモリ手段に供給される各ワード部
分に選択されたコードを入れる第１のコード導入
手段と、２つのメモリ手段に供給される各２部分
ワードに他の選択されたコードを入れる第２のコ
ード導入手段が設けられる。第２コード導入手段
は、好ましい具体例においては、メモリワードの
単一ビツトの誤りがあつてもコードチエツク手段
がそれを検出し修正することができるように、他
のコードを入れる手段を備えている。 本発明のこれらおよびその他の特徴によれば、
コンピュータシステムは、障害の多くとも数クロ
ツク段階の内に、したがつて十分単一動作サイク
ル内に潜在的障害情報の転送に関与する特別の場
合を除き、潜在的障害信号を１つの機能ユニツト
から他のユニツトに転送することなく動作でき
る。 本発明は、これらおよびその他の特徴を、後述
のように、誤り発生性の障害を中心処理ユニツ
ト、メモリユニツトまたは個々の周辺制御ユニツ
トの機能的な段階で検出することにより達成する
ものである。確実性を増すために好ましいと思わ
れるから、障害の検出は、各ユニツト内におい
て、そのユニツトと他のユニツトおよび／または
装置との接続点に近い点で実施される。さらに、
誤り発生性の障害の検出が、各タイミング段階に
誤りチエツク動作を惹起するように時間的に容易
に分配できる。 本発明の性質および目的の十分な理解のため
に、以下添付図面を参照して例示の実施例につい
て詳細に説明する。 プロセツサ・モジユール 本発明によるプロセツサ・モジユール１０は、
第１図に示すように、中央処理装置（CPU）１
２、主記憶装置１６、および周辺入出力装置に対
する制御装置を有し、これら制御装置はデイスク
制御装置２０、通信制御装置２４およびテープ制
御装置２８等である。単一の共通バス構造体３０
がこれら装置を相互接続し、それら間のあらゆる
情報の転送および他の信号通信を可能にしてい
る。バス構造体３０は、また、主電源３６からモ
ジユールの各装置に動作電力を提供し、かつ主ク
ロツク３８からのシステム・タイミング信号を提
供する。 図示のモジユール１０はデイスク・メモリ５
２、通信装置をつなぐための通信パネル５０、お
よびテープ駆動機構５４と接続することができ、
完全な単一プロセツサ・コンピュータシステムを
形成することができる。しかしながら、例示のモ
ジユール１０はさらに、リンキング・バス構造体
４０を通じて他の同様のプロセツサモジユールに
接続するためのリンク制御装置３２を有する。こ
の態様においてモジユール１０はマルチプロセツ
サ・コンピュータシステムの一部を形成する。 バス構造体３０はＡバスおよびＢバスと呼ばれ
る２つの同一のバス４２および４４を含み、かつ
Ｘバス４６を有する。一般に、ＡバスおよびＢバ
スの信号はモジユール１０の装置間の情報の伝送
を実行する。従つて、これらバスは機能、アドレ
ス、およびデータ信号を搬送する。一般に、Ｘバ
スはモジユール中の１つ以上の装置に作用する信
号、例えば主電力信号、タイミング信号、状態信
号、障害応答信号等を搬送する。 第１図をさらに参照すると、本発明によるモジ
ユール１０の各機能的装置はバツクアツプ冗長パ
ートナー装置を有し得る。従つて、例示のモジユ
ールは第２の中央処理装置１４、第２の記憶装置
１８、第２のデイスク制御装置２２、第２の通信
制御装置２６、および第２のリンク制御装置３４
を有する。第２のテープ制御装置を設けてもよい
が、このモジユールは第２のテープ制御装置を有
さない。第２のテープ制御装置を設けることによ
つて完全な冗長性を与えることはコンピュータシ
ステムにおいてコスト面で有効ではない。その
上、第１図のシステムに第２のテープ制御装置が
ないことは本発明によるコンピュータシステムが
障害に対して異なる度合の公差を提供できるとい
うことを例示するものである。かくして、第２の
テープ制御装置は使用者の要求がこれを所望する
場合には設けることができるだけでなく、逆に第
１図のシステムは例示の第２の装置の任意の１つ
またはそれ以上を取り除いても実現できる。 各装置１２ないし２８，３２および３４はすべ
てバス構造体３０の３つのバスに接続されてい
る。これは各装置がＡバスおよびＢバスのいずれ
かまたは両方で、およびＸバスで信号を転送でき
るようにする。 モジユールの動作 モジユール１０の基本動作は、障害のない場合
にパートナー同志の中央処理装置１２および１４
が互いにロツク−ステツプ同期状態で動作するこ
とである。それ故、両装置はＡバスおよびＢバス
を全く同じに駆動し、またこれら２つのバスによ
つて全く同じに駆動される。同じことがパートナ
ー同志の記憶装置１６および１８に対しても、ま
たパートナー同志の通信制御装置２４および２６
に対してもいえる。なお、両通信制御装置２４お
よび２６は１つまたはそれ以上の通信パネル５０
に接続された通信バス４８を共同して駆動し、ま
たこの通信バス４８によつて駆動される。通信パ
ネル５０はキーボード、陰極線管端末、プリンタ
および変復調装置のような通常の通信装置に接続
されている。 これに対し、デイスク制御装置２０および２２
は互いに完全な同期状態では動作しない。何故な
らば、これら制御装置２０，２２が作用するデイ
スク・メモリ５２，５２は互いに非同期状態で動
作するからである。障害のない動作中、各デイス
ク制御装置２０および２２は１つのバス４２，４
４から受信したデータをそれに接続された１つの
メモリ５２に書き込む。従つて、それぞれが異な
るデイスク制御装置に接続された２つのデイス
ク・メモリは同一のデータを含む。読取り動作
中、モジユールは制御装置２０，２２のどちらが
使用されるかによつてこれら２つのメモリ５２の
一方から記憶されたデータを読取り、そして代表
的には最短アクセス時間を意味する最少の時間で
読取り動作を行なうことができる。さらに、２つ
のリンク制御装置３２および３４は代表的には互
いに独立に作動される。 第１図のプロセツサ・モジユールの装置１２な
いし２８，３２および３４は各情報の転送中、障
害状態をチエツクする。障害（フオルト）が検出
された場合には、その装置はただちに情報をバス
構造体３０に駆動することを不能にされる。これ
は任意の装置間に障害のある可能性の情報を転送
しないようにコンピュータシステムを保護するも
のである。しかしながら、障害の起きた装置のパ
ートナーは動作し続ける。かくして、このモジユ
ールは障害状態を検出することができ、かつ使用
者に明らかな何等の中断なしに動作を続けること
ができる。プロセツサ・モジユール１０はこのフ
オルト・トレラント動作を、オペレーテイング・
システムまたは他のソフトウエア・プログラムに
よつてではなくてシステムの構造、すなわちハー
ドウエアによつて行なう。 例示のコンピュータシステムにおける周辺制御
装置２０，２２，２４，２６，２８，３２，３４
は情報をバス構造体３０に駆動する前に障害をチ
エツクする動作シーケンスで情報を他の装置に転
送する。障害がある場合には、障害のある装置は
情報駆動段階を実行することを禁止され、ライン
から切断された状態となる。しかしながら、動作
は継続し、パートナーの装置だけが情報をバス構
造体に駆動する。 しかしながら、中央処理装置からのおよび記憶
装置からの情報の転送が障害チエツクのために何
等遅延することなしに進行することが時間的によ
り効率的である。従つて、例示の中央処理装置１
２および１４、ならびに例示の記憶装置１６およ
び１８は情報が障害チエツクのための遅延なしに
バス構造体に駆動されるシーケンスで動作する。
その代りに障害のチエツクが同期に遂行される。
誤りを生じる障害の場合には、次のクロツク段階
中その装置はバス構造体に、前のクロツク段階中
にこのバス構造体に与えられた情報の項目を無視
するようにモジユールのすべての装置に命令する
信号を駆動する。その後モジユールは良好なパー
トナーの装置のみ、すなわち障害の検出されてい
ない装置のみを使用して情報を駆動するクロツク
段階を繰返す。この繰返し動作は、さもなくばこ
の引続くクロツク段階中にバス構造体にデータを
駆動したであろう引続く転送サイクルをアボート
させる（すてさせる）。この引続く転送サイクル
はその全体を繰返さなければならない。 かくして、第１図のプロセツサ・モジユール１
０は、任意の周辺制御装置からのデータ転送が障
害のチエツク段階を行なうために１クロツク段階
の間遅延され、一方CPUまたは記憶装置からの
転送はそのような遅延なしに進行し、障害検出の
場合にはキヤンセルされるという態様で動作す
る。上記事例のいずれかにおいて、障害状態が検
出された情報転送の完了後、障害の可能性のある
装置は情報をＡバスまたはＢバスに駆動すること
を絶たれた状態にあり、そのパートナーの装置が
動作を継続する。 モジユールの構成 第１図はパートナーの装置１４と同一のCPU
１２が２つのプロセツサ部分１２ａおよび１２
ｂ、これら２つのプロセツサ部分と接続され、か
つ事実上の記憶動作を行なうMAP１２ｃ、制御
部分１２ｄおよび処理装置とバス４２，４４およ
び４６間に信号を転送するトランシーバ１２ｅを
有することを示している。２つのプロセツサ部分
１２ａおよび１２ｂは装置１２内の障害検出の目
的のために設けられている。それらは本質的に全
く同じに、互いに完全に同期して動作する。コン
パレータ１２ｆが２つのプロセツサ部分からの信
号出力を比較し、２つの部分からの対応する信号
が相違する場合に障害信号を発生する。この障害
信号に応答して、制御部分は、他の動作の間に、
Ｘバス４６がモジユール１０のすべての装置に伝
送する誤り信号を発生する。その後制御部分はこ
の装置がさらにその上の信号をバス構造体３０に
駆動することをアボートする。 障害の装置が他の装置に送る誤り信号は、例示
のモジユールにおいては、Ａバス誤り信号および
Ｂバス誤り信号と呼ばれる一対の信号である。モ
ジユール１０における任意の例示の装置が、ある
誤りを生じる障害を検出したときに、Ｘバスにこ
の対の信号を発生する。任意の障害装置がまた、
モジユールのCPUに、異なる装置を質問して障
害のある装置の位置を決定させる割込み信号を発
生する。 CPU１２は主電源３６の２つの同一の内部電
源３６ａおよび３６ｂの一方から電力を受信す
る。パートナーのCPU１４は他方の内部電源か
ら電力を受信する。それ故、一方の内部電源の故
障は２つのCPU１２および１４の一方のみを不
能にし、他方のCPUに害を与えない。CPU１２
の制御部分１２ｄはCPU１２に対する電源電圧
を発生する電力段を有する。この電力段は主電源
３６からのバス電源電圧を監視し、かつ電源が発
生する他の電圧を監視し、電力障害信号を発生す
るように働く。前記したように、CPU１２のハ
ードウエアは装置内で発生した任意の障害状態に
応答して、他の動作の間に、トランシーバ１２ｅ
の駆動装置が誤りの可能性のある情報をCPU１
２からバス構造体に送ることを不能にする。 さらに第１図を参照すると、パートナーの記憶
装置１８と同一の主記憶装置１６は２つのランダ
ム・アクセス・メモリ（RAM）部分１６ａおよ
び１６ｂに分割されたRAMを有する。トランシ
ーバ１６ｃはＡバス４２およびＸバス４６と接続
されており、同一のトランシーバ１６ｄはＢバス
４４およびＸバス４６に接続されている。記憶装
置のマルチプレツクス、ECCおよび比較回路の
フオーマツト部分１６ｅは各メモリ書込み動作の
間ＡバスまたはＢバスのいずれかをRAM分１６
ａおよび１６ｂに給合する。しかしながら、読取
り動作はRAM部分から読取つたデータを両方の
バス４２および４４に駆動する。 記憶装置部分１６ｅの誤りチエツクおよび補正
（ECC）部分はRAM部分１６ａおよび１６ｂに
書込まれる各ワードに誤りチエツクコードを与
え、各メモリ読取り動作中そのコードをチエツク
する。部分１６ｅのECC部分において検出され
た誤りの徴候によつて記憶装置はモジユール１０
のすべての装置に送られる障害信号を発生する。
詳しくいうと、障害のある記憶装置は両バス誤り
信号を発生する。その記憶装置に設定された状態
に依存して、その記憶装置はデータを補正してそ
れをＡバスおよびＢバスに再伝送するか、あるい
はラインから切り離される。存在する場合には、
パートナーの記憶装置がバス誤り信号に応答し、
適正なデータを再送信する。 装置内の障害を検査することに加えて、記憶装
置１６はモジユール１０のＡおよびＢバスの障害
検出を行なう。この目的のため、フオーマツト部
分１６ｅの比較回路部分は記憶装置１６がＡバス
４２から受信するすべての信号とＢバス４４から
受信するすべての信号とを比較する。モジユール
１０、および特にバス４２および４４が障害なし
に動作しているときに、ＡバスおよびＢバスは同
一の同期された信号を搬送する。これら信号が相
違する場合には、部分１６ｅの比較回路部分が障
害に気が付き得る。フオーマツト部分１６ｅはま
た、受信した信号のコードを検査し、コーデイン
グ誤りを有するバスを識別する誤り信号を発生す
る。Ｘバス４６はこのバス誤り信号をモジユール
１０のすべての装置に送り、各装置がそのバスの
信号を無視することを命令する。 パートナーのデイスク制御装置２２と同一のデ
イスク制御装置２０はバス・インターフエース部
分２０ａ，２つの同一のデイスク制御部分２０ｂ
および２０ｃ、ならびにデイスク・インターフエ
ース部分２０ｄを有する。例示のシステムにおい
てはすべての制御装置に対する本質的に標準であ
るバス・インターフエース部分２０ａはＡバス４
２またはＢバス４４からの入力信号をマルチプレ
クサによりデイスク制御部分２０ｂおよび２０ｃ
に結合する。また、バス・インターフエース部分
２０ａは出力信号をＡバスおよびＢバスに供給す
る。しかしながら、出力信号をバスに供給する前
に、バス・インターフエース部分２０ａは２つの
制御部分２０ｂおよび２０ｃからの出力信号を比
較し、不当比較の場合にはインターフエース部分
の出力駆動装置を不能にし、誤りの可能性のある
信号がバス構造体３０に供給されることを防止す
る。デイスク制御装置２０は一方の内部電源３６
ａから動作電力を受信し、パートナーの装置２２
は他方の内部電源３６ｂから動作電力を受信す
る。 例示された各デイスク制御部分２０ｂおよび２
０ｃは読取り動作および書込み動作、ならびにデ
イスク・メモリ５２を動作させるための関連する
制御動作を提供するプログラム・マイクロプロセ
ツサを有する。装置２０内のチエツク動作を容易
にするために２つの部分が設けられている。デイ
スク・インターフエース部分２０ｄは装置からの
制御および書込みデータ信号をデイスク・メモリ
に供給し、デイスク・メモリからの状態および読
取りデータ信号を制御部分に供給する。デイス
ク・インターフエース部分２０ｄは誤りを生じる
障害に対する種々の信号をパリテイおよび比較技
術により検査する。 第１図を続けて参照して、同一のパートナーの
装置２６と同様の通信制御装置２４はデイスク制
御装置２０の少なくともインターフエース部分２
０ａと大部分において同一のバス・インターフエ
ース部分２４ａを有する。通信制御装置２４はま
た、２つの通信制御部分２４ｂおよび２４ｃと、
１つの通信インターフエース部分２４ｄを有す
る。また、装置２４をパートナーの装置２６と正
確な同期状態にするロツク−ステツプ回路２４ｅ
がある。バス・インターフエース部分２４ａは本
質的にデイスク制御装置のバス・インターフエー
ス部分２０ａと同じに機能する。例示のモジユー
ルにおいては、通信制御部分２４ｂは駆動部分と
して働き、通信パネル５０に制御、アドレス、デ
ータおよび状態機能を与え、他方の部分はチエツ
ク部分として働き、誤りをチエツクする目的のた
めにこれら動作を複写する。通信インターフエー
ス部分２４ｂはデイスク制御装置２０のデイス
ク・インターフエース部分２０ｄに関して記載し
た機能に類似する誤りチエツク機能を提供する。 同様に、パートナーの装置３４と同一のリンク
制御装置３２は２つの冗長リング制御部分３２ｂ
および３２ｃに接続されたバス・インターフエー
ス部分３２ａと、２つの制御部分とリンキングバ
ス構造体４０の導体セツト４０ａとの間に接続さ
れたリンク・インターフエース部分３２ｄとを有
する。パートナーの装置３４は他方の導体セツト
４０ｂと接続されている。 単一のテープ制御装置２８は基本的には他の制
御装置と同じに構成されており、バス・インター
フエース部分２８ａがバス構造体３０の３つの全
部のバス４２，４４および４６と接続され、そし
て２つのテープ制御部分２８ｂおよび２８ｃ、な
らびにテープ駆動機構５４と接続されたテープ・
インターフエース部分２８ｄを有する。 バス構造体の構成 第１図のプロセツサ・モジユールのすべての装
置を相互接続するバス構造体３０は、これら装置
が接続されたコネクタ・アレイを有する背面を通
じてこれら装置に接続されている。コネクタ・ア
レイはバス導体が配線されているパネルに取付け
られている。従つて、この背面はＡバス４２およ
びＢバス４４の複式化された導体およびＸバス４
６の複式化されてない導体で配線されている。 第１図の例示のモジユールは３つのバスまたは
背面モード、すなわち追従ＡバスおよびＢバス、
追従Ａバス、および追従Ｂバス、の１つで動作す
る。３つ全部のモードにおいて、ＡバスおよびＢ
バスはロツク−ステツプ同期状態で同一の信号に
より駆動されるが、しかしデータを受信するよう
に作動される装置は追従Ａバスモードおよび追従
Ｂバスモードにおいて他方のバスを無視する。す
べてのモードにおいて、パリテイが絶えず発生さ
れそしてチエツクされ、任意の装置が、どのバス
が障害を有している可能性があるかに依存して、
バスＡ誤り信号および、あるいはバスＢ誤り信号
を発生することによりいずれかのバスが障害の可
能性があるかを報知できる。モジユールのすべて
の装置がこのような単一のバス誤り信号に応答
し、他方のバスにのみ追従するように切換える。
CPUはモード命令を放送することによつてすべ
ての装置に同時に動作モードを切換えるように命
令することができる。 Ｘバス４６を通じてすべての装置に主クロツク
信号を供給する主クロツク３８（モジユールクロ
ツク）は１つの装置から他の装置への情報の転送
のために主タイミングを提供する。モジユールの
異なる装置において適正に位相調整されたタイミ
ングシーケンスをつくるのを容易にするために、
主クロツク３８は第２図に波形５６ａおよび５６
ｂで示すように、クロツクおよび同期の両タイミ
ング信号を発生する。例示のモジユールは16MHz
クロツク信号および8MHz周期信号で動作し、同
期信号の125ナノ秒段階ごとに新しい転送サイク
ルを開始させることができる。 各データ転送サイクルは少なくとも４つのその
ようなタイミング段階を有し、例示のシステムは
背面のバス構造体で４つのサイクルをパイプライ
ン処理することができる。すなわち、このシステ
ムは１つのサイクルの最後の段階、第２のサイク
ルの第３の段階、第３のサイクルの第２の段階、
および第４のサイクルの第１の段階を同時に実行
することができる。これら段階はそれらが１サイ
クルにおいて生じる順序で、調停段階、定義段
階、応答段階、およびデータ転送段階と呼ばれ
る。１サイクルは誤りの場合に第５および第６の
ポスト−データ段階を含むように延長できる。動
作サイクルのこれらタイミング段階は各段階中に
バス構造体に生じ得る信号について記載した後で
さらに説明する。 第１図の例示のプロセツサ・モジユールは上記
した各タイミング段階に関連してバス構造体３０
に次の信号を発生できる。複写されると注記した
信号はＡバスおよびＢバスの両方に発生され、他
の信号はＸバスにのみ発生される。 調停段階信号（複写される） バスサイクル・リクエスト−バスサイクルを開
始する準備のできた任意の装置がこの信号を発生
できる。調停段階においてバスアクセスを得るこ
とに成功した装置は次の段階中サイクルを開始す
る。CPUは調停に対して最低の優先度を有し、
そして調停段階でアクセスを獲得したいかなる周
辺制御装置に対してもこの信号の発生に続く次の
タイミング段階を解放する。 調停ネツトワーク−この一種の信号はモジユー
ルの異なる装置の調停回路を相互接続し、サービ
スを要求している、すなわちバスサイクル・リク
エスト信号を発生している最高の優先度をもつ装
置を決定するように働く。この選択された装置は
そのサイクルに対するバスマスターと呼ばれる。 定義段階信号（複写される） サイクル定義−調停段階においてバスマスター
と呼ばれた装置はサイクルを定義するために、例
えば読取り、書込み、Ｉ／Ｏ、割込みアクノレツ
ジと定義するためにこの一組の信号を発生する。 アドレス−バスマスター装置はサイクルのメモ
リまたはＩ／Ｏロケーシヨンを識別するアドレス
信号を発生する。 アドレス・パリテイーバスマスター装置はま
た、アドレスおよびサイクル定義信号の偶数パリ
テイを提供するために信号を発生する。 高速ビジイ−アドレスされたスレーブ装置はこ
の選択信号を発生することができ、CPUはこの
信号に応答する。この信号は次の応答段階中ビジ
イ信号を伴なう。 応答段階信号 ビジイ−モジユールの任意の装置がこの信号を
発生できる。この装置はどのサイクルが応答段階
にあつてもそのサイクルをアボートする。 ウエイト−この信号はサイクルを延長するため
に発生され、そのサイクルの応答段階を繰返す効
果および次のサイクルをアボートさせる効果を有
する。この信号は通常、バスマスター装置がアド
レスした装置、すなわちデータ転送を行なう準備
をしていないスレーブ装置によつて発生される。 データ転送段階信号（複写される） データ−代表的には16個のデータ信号が書込み
サイクル中バスマスター装置によつて、または読
取りサイクル中スレーブ装置によつて発生され
る。 上部データ有効（UDV）−この信号はデータワ
ードの上部バイトが有効である場合に発生され
る。 下部データ有効（LDV）−この信号はデータワ
ードの下部バイトが有効である場合に発生され
る。 データ・バリテイ−この信号はバス構造体のデ
ータ、UDVおよびLDVラインに偶数パリテイを
提供する。 高速ECC誤り−スレーブ装置はデータに関す
る読取り動作中、補正可能なメモリの誤りについ
てバスマスターに報知するためにこの信号を発生
する。この信号はポスト−データ段階において両
バス誤り信号を伴なう。デイスク制御装置のよう
な低速マスター装置はこの信号を無視し、後続の
バス誤り信号にのみ応答することができる。 雑多な複写される信号 バスPIリクエスト−サービスを要求する装置
が適当なレベルの割込み優先度でこれら信号のう
ちの１つを発生する。 雑多な複写されない信号 バスＡ誤り−Ａバスに誤りを検出する装置が次
のタイミング段階中この信号を発生する。 バスＢ誤り−Ｂバスに誤りを検出する装置が次
のタイミング段階中この信号を発生する。 バスクロツクおよびバス同期−モジユールの主
クロツク３０は３つのマスタータイミング信号を
発生する。 保守リクエスト−低優先度保守サービスを要求
する装置がこの信号を発生する。通常、その装置
の指示ライトをオンにすることを伴なう。 スロツト数−これら信号はバス構造体に供給さ
れないが、しかし事実上、プロセツサ・モジユー
ルの各装置に割当てられた数および調停優先度を
識別するために背面コネクタに発生される。 パートナー通信−これら信号はパートナー装置
間でのみ使用される。 内部電力−これらはバス構造体が内部電源３６
ａおよび３６ｂからモジユール１０の異なる装置
に搬送する電力ライン（戻りラインを含む）であ
る。 サイクル段階 調停段階中、バスマスターであり得るかつバス
サイクルを開始する準備が完了している第１図の
プロセツサ・モジユール１０の任意の装置がバス
構造体の使用のために調停する。この装置はバス
サイクル・リクエスト信号を発生し、同時に後記
する調停ネツトワークを介して同じくバスサイク
ル・リクエスト信号を発生しているより高い優先
度の装置をチエツクすることによつて、これを行
なう。第１図の例示のモジユールにおいて、調停
ネツトワークは装置スロツト数で動作し、優先度
はスロツト位置に従つて割当てられる。調停段階
中バス構造体へのアクセスを得ることに成功した
装置、または対のパートナー同志の装置はバスマ
スターと呼ばれ、次のクロツク段階中転送サイク
ルを開始する。 例示のモジユールにおけるCPU１２，１４は
最低の優先度を有し、バス構造体の調停ラインに
接続されていない。従つて、CPUは調停段階に
続くサイクル、すなわちバスサイクル・リクエス
ト信号が発生されたタイミング段階を開始しな
い。その代りにCPUはバスマスターに対して、
すなわち、成功した周辺装置に対してバス構造体
を解放する。なお、例示のモジユールにおいて
は、各記憶装置１６，１８は決してマスターでは
なく、調停をしない。 サイクルの定義段階中、そのサイクルのバスマ
スターであると決定された装置は一組のサイクル
定義または機能信号を発生することによつてサイ
クルの形式を定義する。バスマスターはまた、ア
ドレス信号を発生し、そしてアドレス・パリテイ
ラインにアドレスおよび機能信号に対する偶数パ
リテイを与える。プロセツサ・モジユールのすべ
ての装置は、それらの内部動作状態に関係なく、
常に機能およびアドレス信号を搬送するバス導体
の信号を受信する。ただし、周辺制御装置はパリ
テイ信号を受信することなしに動作可能である。
定義されているサイクルは、バス・ウエイト信号
がこのときに発生されると、アボートされる。 応答段階中、ビジイであるモジユールの任意の
アドレスされた装置がビジイ信号を発生してサイ
クルをアボートすることができる。例えば、記憶
装置が、ビジイのときに、またはリフレツシユサ
イクル中にアドレスされた場合には、バスビジイ
信号を発生できる。応答段階中に発生されたバス
誤り信号は、誤りがサイクルの定義段階中に与え
られたアドレスについてである可能性があるの
で、サイクルをアボートさせる。 なお、低速装置は１つまたはそれ以上の余分の
タイミング期間の間応答段階を延長するためにバ
ス・ウエイト信号を発生できる。バス・ウエイト
信号は定義段階にある任意のサイクルをアボート
させる。 読取りおよび書込みの両サイクルのデータ転送
段階中、データはＡバスおよびＢバスの両方で転
送される。これはモジユールがバス構造体で、デ
ータラインの使用のために再調停をすることなし
に、かつ原始（ソース）装置または目的の装置に
関するデータにタグを付ける必要なしに、読取り
サイクルおよび書込みサイクルの混合をパイプラ
イン処理することを可能にする。 完全なワードの転送はUDVおよびLDV（上部
および下部データ有効）の両信号を発生をともな
う。半分のワードまたはバイトの転送はこれら有
効信号の一方のみの発生をともなう転送と定義さ
れる。書込みの転送はサイクルの初期においてバ
スマスターによつて単にいずれの有効信号も発生
しないことによつてアボートできる。読取られて
いるスレーブ装置はデータについての有効信号を
発生しなければならない。これら有効信号はバス
データ・パリテイを計算する際に含まれている。 データ転送段階中検出された誤りは誤りを検出
する装置に、第１のポスト−データ段階である次
のタイミング段階においてバス誤り信号の一方ま
たは両方を発生させる。第１図の例示のモジユー
ルにおいては、周辺制御装置はデータを使用する
前に誤りが起るか否かを検知するために待機す
る。しかしながら、モジユールのCPUおよび主
記憶装置はデータを受信するや否やこのデータを
使用し、誤りの場合には、事実上バツクアツプ
し、正しいデータを待つ。ポスト−データ段階中
のバス誤り信号の発生により転送段階が転送サイ
クルの次の第６段階中繰返される。これは、存在
する場合には、さもなくばこの第２のポスト−デ
ータ、すなわち第６の段階中バス構造体でデータ
を伝送したであろうサイクルをアボートさせる。 例示のモジユールの動作の正常な背面モードは
すべての装置が追従両バスモードにあるときであ
り、この場合にはＡおよびＢの両バスは誤りがな
いと考えられる。Ａバスの誤りに応答して、例え
ば、すべての装置は同期して追従Ｂモードに切換
わる。例示のプロセツサ・モジユール１０は
CPUにおいて実行するスーパバイザ・ソフトウ
エアによつて動作の追従両モードに戻る。 動作の追従Ｂおよび追従Ａの両モードにおい
て、ＡバスおよびＢバスは両方ともモジユールの
装置によつて駆動され、そしてすべての装置は依
然として完全な誤りのチエツクを実行する。追従
両モードにおける動作との唯一の相違は装置がデ
ータの繰返しを要求することなしに、またいかな
るサイクルもアボートすることなしに、追従され
ていない一方のバスの他の誤りを単に記録するこ
とである。しかしながら、追従されたバスのバス
誤り信号は上記のように処理され、すべての装置
を他方にバスに追従するように切換える。 上記したように、第１図の電源３６は２つの内
部電源３６ａおよび３６ｂからモジユールのすべ
ての装置に動作電力を提供する。例示のモジユー
ルにおいては、一方の内部電源がすべての偶数ス
ロツト位置にのみ電力を提供し、他方の内部電源
がすべての奇数のスロツト位置にのみ電力を提供
する。かくして、本発明による完全に冗長のシス
テムにおいては、一方の内部電源３６ａまたは３
６ｂの故障はシステムの半分の動作を停止させる
だけであり、他の半分は動作状態のままである。 パイプライン処理段階 第２図は第１図のモジユール１０のバス構造体
で４つのパイプライン処理される多段階転送サイ
クルについての上述の動作を例示するものであ
る。波形５６ａおよび５６ｂは図面の頂部に表示
されているように１ないし21と番号の付けられた
２１の引続くタイミング段階に対して第１図のク
ロツク３８がＸバス４６に供給するマスター・ク
ロツクおよびマスター同期信号を示す。波形５８
ａで表わされたバス構造体の調停信号は各タイミ
ング段階のスタート時に変化し、２１の例示の段
階のそれぞれにおいてサイクル番号表示＃１，
＃２，＃３，…＃２１で注記されている新しいサ
イクルに対する調停を開始させる。第２図はま
た、サイクル定義信号を波形５８ｂで表わしてい
る。各サイクルに対するサイクル定義信号は波形
５８ｂのサイクル番号で注記されているように、
そのサイクルに対する調停信号よりも１クロツク
段階遅れて生じる。また、図面にはビジイ、ウエ
イト、データ、Ａバス誤り、およびＢバス誤りの
各信号が示されている。図面の最下列は、システ
ムが動作している背面モードを示し、かつ異なる
モード間の転移を示している。 さらに第２図を参照すると、タイミング段階番号
１中、モジユール１０はサイクル＃１に対するサ
イクル調停信号を発生する。モジユールは指示さ
れているように追従両モードで動作している。段
階１のサイクル調停中決定されたバス・マスター
装置は、サイクル定義信号波形５８ｂに表示＃１
で指示されているように、タイミング段階２中に
そのサイクルが実行されるようにそのサイクルを
定義する。また、タイミング段階２において、第
２のサイクル＃２に対する調停が実行される。 タイミング段階３中、サイクル＃１に関してバス
構造体に何の応答信号もない。これはこのサイク
ルがタイミング段階４中に生じる、かつデータ波
形５８ｅに表示＃１で指示されているデータ転送
を続ける準備が完了していることを示す。また、
タイミング段階３中、サイクル＃１に対するサイ
クル定義が実行され、他のサイクル＃３に対する
調停が実行される。 タイミング段階４において、サイクル＃１に対す
るデータが転送され、サイクル＃３に対する定義
が実行される。また、このタイミング段階中、波
形５８ｆで示すようにバスＡ誤りが発生される。
この誤り信号はサイクル＃２をアボートし、モジ
ユールのすべての装置を追従Ｂモードに切換え
る。 タイミング段階４のバスＡ誤り信号は前のタイミ
ング段階３においてモジユールの少なくとも１つ
の装置がＡバス４２からの信号に関する誤りを検
出したということを示す。この誤りはタイミング
段階３中に波形５８ｅにデータがないことによつ
て指示されているように、データがバス構造体に
存在しなかつたときに生じており、従つてデータ
転送を繰返す必要はない。 タイミング段階５中、モジユールは追従Ｂモー
ドで動作しており、第５のサイクルが調停され、
サイクル＃４に対する機能が定義され、そしてサ
イクル＃３に対する応答信号はバス構造体に存在
しない。従つて、このサイクルは、第２図に示す
ように、タイミング段階６中にデータを転送する
ように進む。また、タイミング段階６において、
波形５８ｄに示されているように、バス・ウエイ
ト信号が発生される。これはサイクル＃４に関連
している。その効果はそのサイクルを次のタイミ
ング段階の終りまで延長し、かつサイクル＃５を
アボートすることである。 新しいサイクル＃７がタイミング段階７におい
て調停され、定義動作がサイクル＃６に対して始
まる。タイミング段階８において、サイクル＃４
に対するデータは転送のためにバス構造体に供給
される。 また、タイミング段階８においてビジイ信号が
発生される。この信号はサイクル＃６に対する応
答の一部であり、そのサイクルをアボートする。 タイミング段階９における調停および定義動作
は同じパターンに従うが、しかし別のバスＡ誤り
信号が発生される。モジユールはすでに追従Ｂモ
ードで動作しており、従つてこの信号に対する応
答は単に誤りを記録することである。 タイミング段階１０で発生され、かつタイミン
グ段階１１に続くバス・ウエイト信号はサイクル
＃８を２つの次のタイミング段階の終りまで延長
し、その結果そのサイクルに対するデータは、指
示されているように、タイミング段階１３中に転
送される。これら段階中に発生されたバス・ウエ
イト信号はまた、図示するように、サイクル＃９
および＃１０をアボートする。ウエイト信号によ
るサイクル＃８の延長のために段階１０，１１ま
たは１２中に発生されたビジイ信号がサイクル
＃８をアボートするであろう。サイクル＃７に対
するデータ転送はタイミング段階１０中のウエイ
トおよびビジイ導体の信号に関係なくこのタイミ
ング段階１０において生じるということを注記し
ておく。 タイミング段階１１，１２および１４中に生じ
る別のバスＡ誤り信号は記録されること以外にモ
ジユールに同等影響を与えない。何故ならば、モ
ジユールはすでに追従Ｂモードで動作しているか
らである。 タイミング段階１４中に発生されたウエイト信
号はサイクル＃１３をアボートさせる。また、こ
の信号はサイクル＃１２を延長する。しかしなが
ら、このサイクル＃１２はタイミング段階１４中
に発生されたビジイ信号によつてアボートされ
る。しかし、これは通常のシーケンスではない。 サイクル＃１１に対するデータはタイミング段
階１４中、正常なシーケンスで転送される。な
お、サイクル＃１４に対するデータの転送はタイ
ミング段階１７で生じる。 タイミング段階１９において、タイミング段階
１８のサイクル＃１５に対するデータ転送の直後
に、バスＢ誤り信号が発生される。この誤り信号
は応答段階にあるサイクル＃１７をアボートさ
せ、サイクル＃１５に対するデータ転送の繰返し
を開始させる。この繰返し転送はサイクル＃２０
中に生じる。さらに、この誤り信号はモジユール
を追従Ａモードに切換える。 第１図のプロセツサ・モジユール１０の各装置
における制御論理は、第２図に例示された上述の
バス・プロトコールを実行するための動作（演
算）を各装置に行なわせる。各周辺制御装置にお
ける制御論理がこのようにして行なわせるプロト
コールは、各装置が最初にオンになつたときにＡ
バス４２およびＢバス４４の両方の信号を受信
し、これら２組の信号をそれらが同一であるかの
ように処理するように、各装置を条件付けること
を含む。複式化バスのうちの１つから受信した信
号を処理する各例示のCPUおよび記憶装置は初
めにＡバス４２の信号を受信するが、Ｂバス４４
の信号が同一であるかのように動作する。その
上、すべての装置の制御論理はＡおよびＢバスの
両方にロツク−ステツプ同期状態で全く同じよう
に信号を伝送するように初めに各装置を条件付け
る。 各例示の周辺制御装置の制御論理はＸバス４６
で伝送されたＡバス誤り信号およびＢバス誤り信
号に応答し、次の動作に各装置を条件付ける。Ａ
（またはＢ）バスに対するバス誤り信号は各装置、
従つてプロセツサ・モジユールのすべての装置
に、このバス誤り信号がＸバスに最初に現われた
時間期間に続く第１の時間期間から始まつて、両
バスからの受信を停止させて他方のバス、すなわ
ちＢ（またはＡ）バスでのみ受信させるように作
用する。しかしながら、各装置はＡおよびＢの両
バスに信号を送信し続ける。 周辺制御装置がＡ（またはＢ）バス誤り信号に
応答してＢ（またはＡ）バスのみから受信するこ
とに切換えた後、その制御論理はＡ（またはＢ）
バスに対する別のバス誤り信号に応答して再び切
換えることはしない。制御論理は本質的にこの別
の誤り信号を無視する。しかしながら、制御論理
はＢ（またはＡ）バス誤り信号に応答してＡ（また
はＢ）バスでのみ受信するように装置を切換え、
その後別のＢ（またはＡ）バス誤り信号を無視す
る。 例示のモジユールにおいては、障害のある情報
はおおむねCPUおよび記憶装置によつてのみＡ
および、またはＢバスで送信される。これは例示
の周辺制御装置が情報をＡおよびＢバスに伝送す
る前に障害をチエツクするからである。障害が検
出されると、その制御装置は情報を伝送せず、パ
ートナーの装置のみが伝送する。 さらに、各装置はアドレスおよびデータ信号を
この装置が発生するパリテイとともにＡおよびＢ
バスに供給する。例示の実施例では、記憶装置は
バスパリテイをチエツクし、パリテイ誤りを検出
した時間期間の直後の時間期間中、Ｘバス４６の
適当なバス誤りラインを駆動するように作用す
る。記憶装置はまた、診断フラツグをセツトし、
診断割込みを要求する。 後でさらに説明するように、バス構造体へのア
クセスを調停するモジユールのすべての装置はバ
ス調停論理の誤まつた動作をチエツクし、かつそ
のような障害がある場合には障害の検出に続く時
間期間に適当なバス誤りラインを駆動する論理を
含む。これについては第１２Ｂ図を参照してさら
に説明する。各装置はまた、診断フラツグをセツ
トし、診断割込みを要求する。 各装置の制御論理が要求するバスプロコールは
さらに各装置を、現在受信するように条件付けら
れているバスに対するバス誤り信号に応答して次
の動作を提供するように条件付ける。（これら動
作は受信していないバスに対するバス誤り信号で
は生じない。上記したように各装置は本質的にそ
のような誤り信号を無視するからである。）バス
誤り信号がＸバスに現われる時間期間の直前の時
間期間中、サイクル定義信号を送信していた装置
は、そのサイクルが必要とされ続ける場合に、バ
スに対する調停を含むそのサイクルを再び開始す
る。これは誤り信号がサイクル定義信号を受信す
る任意の装置にそのサイクルをアボートさせるか
らである。 バス誤り信号がバスに現われた時間期間の直前
の時間期間中、データ信号を送信していた装置は
データの送信を、前に送られたときから２時間期
間後で、すなわち誤り信号がバスに現われた時間
期間に続く時間期間に、繰返す。 サイクルに対する定義信号を受信し、かつかか
る信号によつて識別された（アドレスされた）装
置は次の期間中バス誤り信号に応答してそのサイ
クルをアボートする。 バス誤り信号がバスに現われた期間の直前の期
間中、データ信号を受信した装置はそのデータを
無視し、この無視した期間から２時間後にそのデ
ータの再送信を受信する。代りの方法は装置が両
バスからのデータを受信し、ラツチし、そして良
いバスからのデータのみを使用することである。 装置がＡおよびＢバスの両方に対するメモリ
ECC誤りを示すバス誤り信号を同時に受信する
と、この装置は、上記したように、受信している
単一のバスに対するバス誤り信号に応答するのと
全く同様に応答する。ただし、装置はそれが応答
しているバスにいかなる変化も生じさせない。か
くして、ECC誤りは前の時間期間にバスにサイ
クル定義信号を与えていた任意のサイクルをアボ
ートさせ、上記前の時間期間における任意のデー
タ転送をECC誤りに続く次の時間期間において
繰返させる。 第２図に例示するように、ウエイト信号はこの
ウエイト信号が生じたときの時間期間にバスに定
義信号を与える任意のサイクルをアボートさせ、
そしてウエイト信号の開始前の期間においてバス
に定義信号を与えたサイクルに対するデータ転送
をウエイト信号が終了した後第２番目の期間まで
遅延させる。ビジイ信号の発生は上記前の期間に
バスに定義信号を与えたサイクルをアボートさせ
る。 本発明を実施するためにプロセツサ・モジユー
ルの複数の装置における上述のバスプロトコール
および関連する動作を実行するための制御論理は
通常の技術を使用して行なうことができるので、
上記した以外には記載しない。 調停ネツトワーク 第３図を参照すると、第１図のプロセツサ・モ
ジユール１０は２つの調停ネツトワークを有す
る。一方の調停ネツトワーク２５２はＡバス４２
の一組の調停導体２５４に接続されており、他方
の調停ネツトワーク（図示せず）はＢバス４４の
調停導体に接続されている。これら２つのネツト
ワークは同一である。各調停ネツトワークはバス
構造体でサイクルを開始しようと争う各装置に調
停回路を有する。従つて、各装置は一方がＡバス
４２に接続され、他方がＢバス４４に接続された
２つの調停回路を有する。一方のバス４２または
４４と調停回路を含む各調停ネツトワークはバス
構造体へのアクセスを要求するどの装置、または
パートナー同志のどの対の装置が動作サイクルを
開始する優先度を有するかの自動的決定を行なう
ハードウエアである。すなわち、調停ネツトワー
クはある装置の動作がシステムの他の装置ととも
にデータ転送を要求するときにその装置からサイ
クル・リクエスト信号を受信し、そして各タイミ
ング段階においてどの要求する装置が最高の優先
度を有するかを決定する。 バス構造体へのアクセスを調停する各装置は、
その装置がバス構造体に接続されるスロツト番号
（数）に従つて相対優先度を割当られる。例示の
システムにおいては、スロツト番号０は最低の優
先度を有し、パートナー同志の装置は連続するス
ロツト番号、すなわち偶数番号およびその次の奇
数番号を割当てられる。 第３図はＡバスの調停ネツトワーク２５２なら
びにこのバスの４つ１組の調停導体２５４ａ，２
５４ｂ，２５４ｃおよび２５４ｄのシステム背面
上の１６の電気レセプタクル２５６ａ，２５６
ｂ，…２５６ｐに対する接続を例示している。各
レセプタクル２５６は１つのスロツト番号を割当
てられ、例示のレセプタクルは、従つて、０から
１５までの番号が付けられている。各レセプタク
ル２５６は単に、４つの調停導体２５４および１
つのサイクル・リクエスト導体２５８に対する垂
直方向列の接続部として例示されている。従つ
て、このネツトワークは４つの調停導体を有し、
そしてそれぞれが別個のレセプタクル２５６に接
続された２⁴すなわち１６までの装置を処理する
ことができる。例えば５本の調停導体を有するネ
ツトワークは３２のアクセスを要求する装置まで
処理することができる。 サイクル・リクエスト導体２５８はＡバス４２
に沿つて第３図に示すようにすべてのレセプタク
ルに連続して延びている。一方、調停導体２５４
は２進論理に従つてセグメント化されており、そ
の結果２進値2³を割当てられた１本だけ、すなわ
ち導体２５４ｄだけが16個のすべてのレセプタク
ルに連続して延びている。この導体は禁止８
（INH８）と表示された信号を搬送する。残りの
導体２５４ｃ，２５４ｂ，および２５４ａはそれ
ぞれ禁止４（INH４）信号、禁止２（INH２）
信号および禁止１（INH１）信号を搬送するよ
うに表示されている。調停導体２５４ｃは各導体
片が８つの連続する優先度順位のレセプタクル２
５６に接続されるようにセグメント化されてい
る。従つて、この導体２５４ｃはスロツト番号０
ないし７を割当てられたレセプタクルを一緒に接
続する第１の導体片と、スロツト番号８ないし１
５のレセプタクルを一緒に接続する第２の導体片
とを有する。同様に、禁止２導体２５４ｂは４つ
ずつの連続する優先度順位のレセプタクルを一緒
に接続するようにセグメント化されており、また
導体２５４ａは２つずつの連続する優先度順位の
レセプタクルを一緒に接続するようにセグメント
化されている。各場合において、各調停導体の異
なる導体片間には接続がなく、また異なる調停導
体間には接続がない。 背面のバス終端装置２６０はINH８調停導体
２５４ｄおよびサイクル・リクエスト導体２５８
をそれぞれ別個の抵抗２６２，２６２を介して正
の電源電圧に接続する。別の抵抗２６２が調停導
体２５４ａ，２５４ｂおよび２５４ｃの各導体片
を電源電圧に接続している。従つて、これら接続
は各導体２５４片および導体２５８を選択された
正の電圧に、すなわちプルアツプ状態に維持する
ように作用する。任意の与えられた導体または導
体片の電圧をその正常な正電圧状態から引き下げ
るには接地または他の抵電圧の外部信号が必要で
ある。 第３図はさらに、本発明によるプロセツサ・モ
ジユールにおける１つの代表的な装置に対する調
停回路２６４ｇを示す。例示の調停回路はスロツ
ト番号６のバスレセプタクル２５６ｇに接続され
た装置に対するものである。同一の回路２６４が
モジユールにおける調停装置の数まで各他のレセ
プタクル２５６ａ，２５６ｂ，…に接続できる。
CPUおよび記憶装置は調停ネツトワークと接続
されないが、しかし例示のCPUはスロツト番号
０および１に応答する。それ故、第１図のプロセ
ツサでは、一例として、リンク制御装置３２およ
び３４が次に低い調停優先度を有し、その中の回
路２６４がレセプタクル２５６ｃおよび２５６ｄ
に接続される。どの装置もレセプタクル２５６ｅ
には接続されず、テープ制御装置２８がレセプタ
クル２５６ｆに接続される。通信制御装置２４お
よび２６の回路２６４ならびにデイスク制御装置
２０および２２の回路２６４はレセプタクル２５
６ｇ，２５６ｈ，２５６ｉおよび２５６ｊにそれ
ぞれ接続される。 例示の調停回路２６４ｇは回路の接続部と電源
電圧間に接続された別個の抵抗２６２を含む。ま
た、この調停回路２６４ｇは装置内で発生される
リクエスト信号に応答してセツト状態に切換わる
フリツプフロツプ２６６を有する。フリツプフロ
ツプ２６６からのセツト出力は４つのNANDゲ
ート２６８ａ，２６８ｂ，２６８ｃおよび２６８
ｄのそれぞれの一方の入力に、および別の
NANDゲート２６９の両入力にそれぞれ供給さ
れる。例示の調停回路はまた、４つ一組の選択接
続部２７０ａ，２７０ｂ，２７０ｃおよび２７０
ｄを有する。各選択接続部は接地レベルまたは断
定の正電圧をNANDゲート２６８ａ，２６８ｂ，
２６８ｃおよび２６８ｄの一方の入力にそれぞれ
供給する。この一組の接続部２７０は特定の１つ
の背面スロツトと関連しており、そのスロツト番
号に従つてセツトされ、それ故そのスロツトにプ
ラグイン挿入された、あるいは他の方法で接続さ
れた装置の調停優先度を特定する。従つて、スロ
ツト番号６に対する例示の回路２６４ｇの接続部
は例示のようにこのスロツト番号の２進等価値、
すなわち０１１０を４つのNANDゲートに供給
するように設定される。各スロツト番号を識別す
る多デイジツト並列信号を発生する好ましい１つ
の手段は背面に対する各接続部において２進化組
の接続部２７０を背面に設けることである。 NANDゲート２６８からの出力信号は調停導
体におよびORゲート２７２に供給され、これら
ORゲート２７２の出力はANDゲート２７４に供
給される。詳しくいうと、２進値2⁰と関連したか
つ接続部２７０ａに接続されたNANDゲート２
６８ａからの出力は禁止１バス導体２５４ａおよ
びORゲート２７２ａの入力に供給される。同様
に、次の３つのより高い２進値のNANDゲート
２６８ｂ，２６８ｃおよび２６８ｄからの出力は
それぞれ禁止２、禁止４、および禁止８バス導体
に、ならびにORゲート２７２ｂ、２７２ｃおよ
び２７２ｄの一方の入力に、図示するようにそれ
ぞれ接続されている。リクエストNANDゲート
２６９からの出力はサイクル・リクエスト導体２
５８に接続されている。 第３図の調停回路２６４ｇはより高い優先度の
背面レセプタクル２５６に接続された調停回路が
リクエスト信号を受信しない時間段階においてフ
リツプフロツプ２６６に同様のリクエスト信号を
受信したときに、出力ANDゲート２７４から許
可Ａと呼ばれる断定の出力信号を発生する。詳し
くいうと、例示の調停回路２６４ｇが接続されて
いる装置がリクエスト信号をフリツプフロツプ２
６６に供給すると、そのセツト出力端子からの結
果としての断定信号は４つのNANDゲート２６
８ａ，２６８ｂ，２６８ｃおよび２６８ｄを作動
させて調停導体２５４ａ，２５４ｂ，２５４ｃお
よび２５４ｄに、接続部２７０によつて発生され
る背面のスロツト番号に対応する一組の信号を供
給する。フリツプフロツプ２６６はまた、
NANDゲート２６９を作動させ、断定信号をサ
イクル・リクエスト導体２５８に供給する。すな
わち、フリツプフロツプ２６６の出力が高い断定
値にあると、このフリツプフロツプは高入力信号
をNANDゲート２６８ａに供給する。NANDゲ
ート２６８ａはまた、スロツト番号接続部２７０
ａからの低入力信号を受信する。指つて、ゲート
２６８ａは禁止１導体２５４ａの正常な＋Ｖレベ
ルを降下させない高レベル出力信号を発生する。
一方、各NANDゲート２６８ｂおよび２６８ｃ
はフリツプフロツプ２６６からの高レベル入力信
号およびそれらが接続されている接続部２７０
ｂ，２７０ｃからの高レベル入力信号を受信し、
従つて低レベル信号を禁止２および禁示４導体に
それぞれ供給する。NANDゲート２６８ｄは高
レベル出力を禁止８導体に発生し、この導体は正
常な高い値にとどまる。サイクル・リクエスト導
体２５８はそのレベルからNANDゲート２６９
からの低レベル出力により降下される。 各ORゲート２７２は１デイジツトのスロツト
番号信号およびそのスロツトにおける対応する調
停導体の電位を入力信号として受信する。
NANDゲート２６８の出力のセグメント化され
た調停導体２５４に対する接続部によつて、より
高い優先度の調停回路２６４に供給されるリクエ
スト信号は、さもなくば回路２６４ｇのORゲー
ト２７２がその回路２６４ｇ内から受信する信号
を変更する。一方、より低い優先度の調停回路２
６４に供給されるリクエスト信号は調停回路２６
４ｇのORゲート２７２に供給される信号の状態
を変更しない。 特に、断定リクエスト信号を受信する他の調停
回路が存在しない場合には、調停回路２６４ｇの
ORゲート２７２ａがNANDゲート２６８ａから
高レベル信号を受信し、かつ接続部２７０ａから
低レベル信号を受信する。従つて、このORゲー
トは高レベル出力信号を発生する。同じ入力信号
がORゲート２７２ｄに供給され、このORゲー
ト２７２ｄは高レベル出力信号を発生する。一
方、ORゲート２７２ｂはNANDゲート２６８ｂ
から低レベル信号を受信し、かつ接続部２７０ｂ
から高レベル信号を受信する。それ故、ORゲー
ト２７２ｂは２つの異なる値の入力信号を受信
し、高レベル出力信号を発生する。ORゲート２
７２ｃに対する入力状態はこの同じ態様で同じく
相違する。従つて、この動作条件のもとでは、４
つすべてのORゲート２７２が同一の高レベル出
力信号を発生する。これに応答して、ANDゲー
ト２７４は断定の許可Ａ出力信号をライン２７８
に発生する。この信号はプロセツサ・モジユール
の関連する装置に、第２図を参照して上記したよ
うに、サイクルの動作を開始させる。 より低い優先度の装置の調停回路２６４がリク
エスト信号によつて作動された場合には、例示の
調停回路２６４ｇのORゲート２７２に対する入
力信号は今記載した例から変更されない。しかし
ながら、より高い優先度の装置がリクエスト信号
を発生する場合には、例示の調停回路２６４ｇの
ORゲートに対する入力は相違し、出力ANDゲー
ト２７４は所定信号を発生しない。例えば、次に
高い優先度のレセプタクル２７６ｈに接続された
システムの装置がリクエスト信号を発生すると、
その調停回路は低レベル信号を禁止４および禁止
２導体のみならず、禁止１導体にも供給する。後
者の導体のその結果の低レベル信号は番号６のス
ロツトに接続された回路２６４ｇのORゲート２
７２に供給される。従つて、このORゲートは低
レベル出力信号を発生し、それによつてスロツト
６におけるANDゲート２７４が断定出力信号を
発生することを禁止する。 上述の動作は比較的高インピーダンスを有する
高レベル出力信号を発生するNANDゲート２６
８を使用するということを注記しておく。例えば
開放コレクタ回路を有するNANDゲートはこの
動作を提供し、これは調停導体片の電圧を低レベ
ルに降下させるのを容易にする。 第３図の調停回路２６４ｇはさらに接続部（ス
イツチ）２７０ａとORゲート２７２ａに対する
入力との間に接続されたORゲート２６０を有す
る。ORゲート２８０に対する他方の入力は、パ
ートナー同志として動作する２つの装置が接続さ
れている偶数−奇数対の背面スロツトが単一の装
置として調停することを可能にするようにセツト
されたハードウエア状態フラツグから到来する断
定レベルである。かくして、ORゲート２８０は
随意のものであり、モジユール１０の装置がパー
トナー装置とロツク−ステツプ同期状態で動作す
る場合にのみ使用される。 かくして、バスサイクルを定義するために調停
ネツトワークを通じて争うプロセツサ・モジユー
ルの各装置は２つの調停回路２６４を有すること
が分るであろう。一方の回路は第３図に示すよう
にＡバスに接続され、他方の回路は同一の態様で
Ｂバスに接続され、そして後者の調停回路は調停
段階において勝利を得たときに許可Ｂ信号を発生
する。断定許可信号に対する装置内の応答は第１
２図を参照して後述する。 中央処理装置（CPU） 第４図は第１図の図示のCPUが各処理部分１
２ａおよび１２ｂにデユアルプロセツサ６０およ
び６２をそれぞれ有することを示している。制御
ライン６８、データライン７０およびアドレスラ
イン７２がデユアルプロセツサ６０とマルチプレ
クサ６１を接続しており、マルチプレクサ６１は
バス４２および４４と接続れたトランシーバ１２
ｅに接続されている。同様に、制御ライン７４、
データライン７６およびアドレスライン７８が他
方のデユアルプロセツサ６２をマルチプレクサ６
３を通じてトランシーバ１２ｅに接続している。
例示の装置１２における各マルチプレクサはＡバ
スまたはＢバスから受信した入力信号を選択的に
デユアルプロセツサ６０および６２に供給する。
プロセツサ６０からの出力信号は、例示の実施例
では、Ａバスにのみ供給され、プロセツサ６２か
らの出力信号はＢバスのみに供給される。局部制
御段６４，６６が各デユアルプロセツサ６０，６
２にそれぞれ関連している。各処理部分はまた、
その処理部分がバス４２および４４に送出するデ
ータおよびアドレス信号に選択されたパリテイを
与えるためのパリテイ発生器９２，９４を有す
る。 コンパレータ１２５は２つの処理部分がアドレ
スライン７２および７８で受信したアドレス信号
を比較することによつて誤りを生じる障害をチエ
ツクする。コンパレータはまた、２つの処理部分
からバス構造体への出力信号をチエツクする、す
なわち、デユアルプロセツサ６０からの制御、デ
ータおよびアドレスラインの信号とプロセツサ６
２からの対応するラインの信号とを比較する。 ２つの処理部分１２ａおよび１２ｂは単一のバ
ーチユアル・メモリ（仮想記憶装置）MAP８０
を使用してアドレスライン７２および７８のバー
チユアル・メモリアドレスを物理的メモリアドレ
スに変換する。MAP８０はまた、両組のデータ
ライン７０および７６と接続されている。パリテ
イチエツク回路８２および８４は装置１２内で複
式化されていないMAP８０の妥当性を確認する。 コンパレータ１２ｆに供給される対応する信号
の不一致は比較誤り信号を生じさせ、この信号は
共通の複式化されていない制御段８６に供給され
る。これに対応して、制御段は誤り信号をＸバス
４６に送出する。また、制御段はトランシーバ１
２ｅ内のドライバを不能化してCPU１２をオフ
ライン状態にし、その結果CPUは第１図のシス
テムの他の装置に他の信号を送出できない。制御
段８６はまた、パリテイチエツク回路８２および
８４からの２つのパリテイ誤り信号をモニタす
る。制御段８６はクランプ回路８８および９０を
含むCPU制御部分１２ｄ（第１図）の一部であ
る。これらクランプ回路はCPU１２における電
力の故障に応答してCPU１２からバス構造体３
０へのすべての出力ラインをトランシーバ１２ｅ
のドライバにおいて接地にクランプする。 第５Ａおよび５Ｂ図は例示のCPU１２をさら
に詳細に示すもので、第４図のデユアルプロセツ
サ６０が２つのプログラマブル・マイクロプロセ
ツサ、すなわち実行（エグゼキユーテイブ）マイ
クロプロセツサ１００および使用者（ユーザ）マ
イクロプロセツサ１０２を有することを示してい
る。デユアルプロセツサ６０はまた、マルチプレ
クサ１０４、データセレクタ１０６、デコーダ１
０８，１１０および１１２、内部データバス１１
７のドライバ１１４および１１６、ラツチ１１
８，１２０および１２２、ならびに制御ゲート１
３４を有する。第４図の局部制御段６４はプログ
ラマブル・リード・オンリー・メモリ（PROM）
１２４、ランダム・アクセス・メモリ（RAM）
１２６、タイマー１２０、割込み制御段１３０、
ならびに局部状態制御段１３２を含む。第４図に
示す共通制御段８６は状態および制御回路１３
３、制御およびタイミング回路１３５、Ｘバス４
６から内部電力を受信する電力段１４０を含む。 第５Ａ図はさらに、第１図および第４図のトラ
ンシーバ１２ｅがＡバス４２と処理部分１２ａ間
に信号を転送するため、Ａバス割込み信号に対す
る受信機１３６、Ａバスデータ信号に対するトラ
ンシーバ１３８、Ａバス機能（サイクル定義）信
号に対するトランシーバ１４２、ならびにＡバス
アドレス信号に対するトランシーバ１４４および
１４６を使用することを示している。同一の一組
の割込み受信機１３７、データトランシーバ１３
９、機能トランシーバ１４１、ならびにアドレス
トランシーバ１４３および１４５が２つのマルチ
プレクサ６１および６３とＢバス４４間を接続し
ている。CPU１２はさらにＸバス４６に接続さ
れたトランシーバ１４８（第５Ｂ図）を有する。 第１図の処理部分１２ｂは処理部分１２ａと全
く同じに構成されており、処理部分１２ａに対し
て第５Ａ図および第５Ｂ図が示すのと同じ態様で
CPU１２のMAP１２ｃ、コンパレータ１２ｆ、
電力段１４０、トランシーバ１２ｅ、ならびに段
１３６および１３８とそれぞれ接続されている。
マルチプレクサ６１は一方のバス４２または４４
から受信した信号を処理部分１２ａに供給し、ま
たマルチプレクサ６３は同じバスで受信した信号
を処理部分１２ｂに供給する。 かくして、CPU１２は互いにロツク−ステツ
プ同期状態で動作する２つの本質的に同一のサブ
システム、すなわち処理部分１２ａおよび１２ｂ
を有する。コンパレータ１２ｆは２つの処理部分
の動作を各クロツク段階の終了時に比較する。
CPU１２全体は同一のパートナー装置１４とロ
ツク−ステツプ同期状態で動作し、その結果いず
れかのCPU１２または１４が誤りを検出すると、
そのCPU内の制御回路が自動的ににこのCPUを
バス構造体からオフライン状態にする。処理は本
質的にパートナー装置によつて中断されないで継
続する。障害のあるCPUは低優先度の割込み信
号を発生し、パートナー装置に誤りが検出された
ことを報知する。動作するCPU１２，１４はモ
ジユール内の各装置に呼掛けて誤りの源または性
質を決定することができる。ランダムな過渡状態
誤りのようなある場合には、動作するCPUは障
害のある装置をロツク−ステツプ動作状態に戻す
ことができる。 各CPU１２，１４は制御、タイミングおよび
誤りチエツク機能を行なう複写されていない（複
式化されていない）部分を有する。複式化されて
ない理論は、大抵の場合に障害が処理されている
データに誤りを生じさせないように、設計されて
いる。 第４図および第５図の例示のCPUは第５Ｂ図
の各マイクロプロセツサ１００および１０２に商
業上入手できるタイプ68000マイクロプロセツサ
を採用している。例示の実施例は２つの上記マイ
クロプロセツサを使用しており、一方は使用者の
定めたコードを実行するためであり、他方はオペ
レーテイング・システムを実行するためである。
いずれのマイクロプロセツサも使用者モードであ
るいは実行モードで動作し得る。実行マイクロプ
ロセツサ１００はページ障害にそうぐうしないで
常に物理的メモリに現に存在するコード、すなわ
ちCPU内または記憶装置１６，１８に現存する
コードを実行しているような動作をするようにな
つている。すなわち、このマイクロプロセツサは
利用不可能なデータをアドレスしない。また、プ
ロセツサ・モジユールにおけるすべての割込みリ
クエストを処理する。これに対し、使用者マイク
ロプロセツサ１０２は使用者コードを処理し、ペ
ージ障害に出会つたときにはいつでも本質的に操
作を停止するようになつている。使用者ページ障
害を解決する動作は実行マイクロプロセツサ１０
０に割込みをさせる。使用者マイクロプロセツサ
１０２は実行プロセツサ１００がページ障害を解
決するために必要なメモリの再整理を行なうや否
や操作を再会する。２つのマイクロプロセツサ１
００および１０２は通常は、MAP１２ｃを通じ
てパイプライン処理されたバス構造体３０へのメ
モリアクセスで最大速度で動作する。 各マイクロプロセツサ１００，１０２からの出
力信号はライン１００ａ，１０２ａの多デイジツ
ト並列アドレス、ならびにライン１００ｂ，１０
２ｂの機能コードを含む。機能コードは、例え
ば、ライン１００ａ，１００ａのアトレスが読取
り動作のためのものかあるいは書込み動作のため
のものかを識別し、さらにそのメモリアクセス動
作が命令、データ、割込みベクトルあるいは他の
情報を含むものであるか否かを識別する。ライン
１００ａ，１００ｂ，１０２ａ，１０２ｂはマル
チプレクサ１０４に接続されている。 制御ゲート１３４からのマルチプレクサ１０４
に対する選択制御ライン入力は実行プロセツサ１
００をプロセツサの最初の電力投入時に選択し、
その他の場合には実行されるべき特定の動作に適
当な一方のマイクロプロセツサ１００，１０２を
選択する。 各動作サイクルの開始時に、各処理部分１２ａ
および１２ｂにおいて、制御ゲート１３４からの
選択信号がマルチプレクサ１０４を作動させ、２
つのプロセツサ１００，１０２の一方を選択す
る。各マイクロプロセツサはマルチプレクサ１０
４に２つの入力、すなわち、機能コードおよびメ
モリアドレスを供給する。機能コードは４ビツト
の長さとして例示されており、メモリアドレスは
24ビツトの長さを有する。選択されたマイクロプ
ロセツサからのアドレスの上位12ビツトはマルチ
プレクサ１０４からライン１４７で別のマルチプ
レクサ１４９に供給される。この別のマルチプレ
クサ１４９はバーチユアル・メモリMAP８０を
フイードする。マルチプレクサ１４９は１２の入
力アドレスビツトからバーチユアル・ページ番号
を表わす、それ故MAP１２ｃにおいて１ページ
ロケーシヨンをアドレスする、ビツトを選択す
る。マルチプレクサ１４９は局部サイクル信号に
応答してこの解明を行なう。マルチプレクサ１０
４からの選択されたアドレスの下位12ビツトはア
ドレスされたページにおけるバイトアドレスを表
わし、トランシーバ１４４（第５Ａ図）のドライ
バを介してライン１４０でＡバス４２のアドレス
導体に供給される。 マルチプレクサ出力ライン１０４ａのアドレス
の上位12ビツトはまた、次の状態、すなわち局部
アドレス、ページ障害Ｉ、および割込み認知をデ
コードするためのデコーダ１０８にも送られる。
割込み認知はマイクロプロセツサ１００，１０２
から到来する特定の機能である。局部アドレスは
バーチユアル・メモリ・スペースの選択された部
分であり、選択されたマイクロプロセツサ１００
または１０２が実行モードで動作しているときに
のみ有効である。デコーダ１０８は使用者が割当
てられたメモリ・スペース外のロケーシヨンをア
ドレスしたときにページ障害Ｉ信号を発生する。
ページ障害は実行マイクロプロセツサ１００に対
して割込みを生じさせる。実行マイクロプロセツ
サにおけるページ障害は通常起らず、もし起つた
場合には、処理部分がバス誤り信号を発生する。
任意のページ障害信号に応答して、制御およびタ
イミング論理１３５と協働して制御ゲート１３４
は制御ゲート１３４からの１つの出力によつて指
示されているように、次のクロツク段階でビジイ
信号を発生することによつて処理状態にあるメモ
リアクセスをアポートする。 第５図のCPUをさらに参照すると、局部サイ
クルは局部アドレス・スペースの所望のロケーシ
ヨンを識別するアドレス信号を発生することによ
り選択されたマイクロプロセツサによつて開始さ
れる。デコーダ１０８は任意のかかる局部アドレ
スに応答して局部アドレス状態を識別する信号を
発生する。これに応答して制御ゲート１３４は局
部サイクル信号を発生し、この信号は局部状態お
よび制御段１３２を作動させて局部サイクルを実
行させる。トランシーバ１４４（第５Ａ図）のア
ドレス・ドイラバは不能化される。ドイラバ１１
４（第５Ｂ図）は可能化されて局部データバス１
５２を期間データバス１１７に接続し、そして局
部ドライバ１１６は可能化される。また、マルチ
プレクサ１４９は局部サイクルに設定される。 PROM１２４はこの性質の局部サイクルで動
作し、第１図のプロセツサ・モジユール１０の電
力上昇診断および初期設定を処理する。局部サイ
クルを生じさせる他のアドレスがCPU１２それ
自体の／Ｏ制御のために使用される。このアド
レス・スペースには、MAPに対する使用された
ビツトおよび書込まれたビツト、タイマー１２８
の初期設定、使用者マイクロプロセツサ１０２の
作動時の制御、ならびに割込み制御段１３０につ
いての種々のページ障害および他の形式の割込み
の処理のような情報項目がある。局部サイクルは
また、プロセツサの状態、プロセツサの通し番号
および修正番号および保守経歴、ならびにタイミ
ングおよデータ情報のような情報を読取るため
に、逆に書込むために使用できる。 割込み制御段１３０はプログラム制御のもとで
発生される割込み信号を受信し、またページ障害
タイム・アウト信号、および保守割込み信号を含
む、プロセツサのハードウエアが発生するすべて
の割込み信号を受信する。割込み制御手段１３０
はまた、プロセツサの外部で生じ、バス構造体３
０および受信機１３６を通じてプロセツサに送ら
れてくる障害信号を受信する。割込み制御段１３
０はこれら割込み状態を実行マイクロプロセツサ
１００と協働して処理する。 第５Ｂ図をさらに参照すると、例示のMAP１
２ｃはそれぞれが16ビツトの長さの4096ワードの
高速RAMを採用している。両処理部分１２ａお
よび１２ｂにおけるマルチプレクサ１０４からの
組合わされた24ビツトアドレスに応答して、バー
チユアル・メモリMAP８０はライン１５１およ
び１５３の12ビツトの物理的ページ番号と、どの
アドレスがそのページに合つているかを示すライ
ン１５５の４ビツトコードとからなる16ビツトワ
ードを読出す。この４ビツトコードはまた、どの
ページがCPU１２内の／０スペースをアドレ
スするかを識別する。ライン１５５のコードおよ
びマルチプレクサ１０４からの信号に応答して、
デコーダ１１０は２つの状態、すなわち、ページ
障害および／０アドレスを識別する。 このようにして、デコーダ１０８は選択された
マイクロプロセツサ１００，１０２からのアドレ
ス信号に応答してページ障害信号を発生する。
これに対し、デコーダ１１０は、MAP１２ｃが
選択されたマイクロプロセツサからのアドレス信
号に応答して発生する機能信号に一部分応答し
て、ページ障害信号を発生する。 詳しくいうと、第５Ａおよび５Ｂ図のCPU１
２においては、MAP１２ｃの２つの部分の一方
が処理部分１２ａにおけるマルチプレクサ１０４
からの12ビツトアドレスに応答してライン１５５
に４ビツト機能コードを発生する。この機能コー
ドは処理部分１２ａにおけるデコーダ１１０にお
よび処理部分１２ｂにおける対応するデコーダに
送られる。MAPのこの部分はまた、ライン１５
１に12ビツトページ番号のうちの４ビツトを発生
する。12ビツトページ番号の残りの８ビツトは処
理部分１２ｂから受信した12アドレスビツトに応
答してMAPの他方の部分によつてライン１５３
に発生される。MAP出力ライン１５１および１
５３の組合された12ビツトは第５Ａ図に示すよう
に、Ａバスアドレスラインに対するアドレス・ト
ランシーバ１４６のドライバに供給され、また他
方の処理部分１２ｂのＢバスの対応するドライバ
に供給される。 かくして、処理部分１２ａはMAP８０からの
物理的ページアドレスおよびセレクタ１０４から
のバイトアドレスをトランシーバ１４４および１
４６のドライバを通じてＡバス４２のアドレスラ
インにドライブする。処理部分がこれらドライバ
に供給する信号はコンパレータ１２ｆの出力コン
パレータ１５０に供給される。出力コンパレータ
１５０はこれら信号を処理部分１２ｂで発生され
る同一の信号と比較する。この比較における任意
の障害はプロセツサ１２をオフ−ライン状態にす
る。 MAP１２ｃはまた、オペレーテイング・シス
テムによつてアドレスできるように、局部アドレ
ス・スペースにおける16ビツトワードにアドレス
することができる。これは内部データバス１１７
を通じて行なわれる。 実例として16ビツト並列容量を持つ内部データ
バス１１７はデータ・セレクタ１０６を介してマ
イクロプロセツサ１００，１０２のいずれかから
データを受信する。内部バスは選択されたデータ
をラツチ１２０に介してＡバス４２のデータライ
ンへドライブするためにトランシーバ１３８のド
ライバに供給する。ラツチ１２０の出力は処理部
分１２ｂからの対応する出力データと比較するた
めに出力コンパレータ１５０にも供給される。ラ
ツチ１２０は出力データの一時記憶を行ない、従
つて任意の誤りがバスで報知された場合に、誤り
が報知された動作シーケンスは複写でき、データ
は、たとえマイクロプロセツサ１００および１０
２が引続く動作段階に移つたとしても、ラツチ１
２０からＡバス４２で再伝送することができる。 第５Ａおよび５Ｂ図を続けて参照すると、トラ
ンシーバ１３８はＡバス４２から受信したデータ
をマルチプレクサ６１を通じてラツチ１１８に供
給する。処理部分１２ａはＢバス４４からのデー
タを受信してそれを処理部分１２ａのラツチ１２
２に供給する。各ラツチ１１８および１２２は選
択Ａ信号および選択Ｂ信号に応答して受信したデ
ータを処理部分１２ａの内部データバス１１７に
転送する。制御論理１３４は一度に１つの選択信
号を発生する。双方向性データ・セレクタ１０６
はバス１１７からの受信データをいずれかのマイ
クロプロセツサ１００および１０２に供給する。
内部データバス１１７はまた、双方向性ドライバ
１１４および１１６を介して信号を局部データバ
ス１５２におよび別のデータバス１５４にドライ
ブすることができる。データバス１５４は第５Ｂ
図に示すように両処理部分１２ａおよび１２ｂに
共通であり、状態および制御回路１３３に接続さ
れている。 第１図、第５Ａ図および第５Ｂ図を参照して、
各CPU１２および１４はＡバス４２およびＢバ
ス４４をドライブすると同時に誤りのチエツクを
実行する。この同時動作は、バス構造体をドライ
ブする前に誤りのチエツクを行なうプロセツサ・
モジユール１０における装置とは対照的である。
CPUはこの態様で動作する。何故ならば、その
タイミングは動作のいかなる遅延もシステムのス
ループツトにとつて望ましくないほど十分に重要
であるからである。CPUがバス構造体をドライ
ブしている時間中、チエツク論理によつて検知さ
れる誤りはCPUにドライバ４８を通じてＡバス
誤り信号およびＢバス誤り信号の両方をシステム
クロツクの次の段階中Ｘバスにドライブさせるよ
うに作用する。同じ時間段階中、障害のある
CPUはＸバス４６に、パートナーのCPUが受信
するレベル１保守割込み信号をドライブする。そ
の時間段階の終了時に、障害のあるCPUはオフ
−ライン状態となり、パートナーのCPUからの
呼掛けに応答する以外には、バス構造体にその上
の信号をドライブすることができなくなる。この
自動的オフ−ライン動作は、任意の読取りまたは
書込みサイクルが、第１図の記憶装置１６，１８
に対してであろうと、あるいは制御装置を介して
周辺装置に対してであろうと、そしてＡバスまた
はＢバスのアドレスあるいはデータに誤りが検出
された時間中、アボートされることを確実にす
る。さらに、その同じ動作サイクル中の任意のデ
ータ転送はパートナーのCPUのみを使用して繰
返される。 パリテイチエツクを含むMAP８０は別として、
本質的にCPU１２における複式化されていない
部分はコンパレータ１２ｆ、電力段１４０、状態
および制御段１３３、ならびに制御およびタイミ
ング段１３５だけである。これら回路の障害は恐
らくシステムの故障あるいはシステム内に無効デ
ータを生じさせないであろう。さらに、システム
はこれらCPU素子を検査するソフトウエアを備
えている。 第５Ａおよび５Ｂ図にも示すように、第１図の
モジユールの他の装置はパートナー同志のCPU
１２，１４にアクセスできる。処理部分１２ａに
おいて、マルチプレクサ６１および６３を介して
Ａバス・アドレストランシーバ１４４および１４
６と、またはＢバス・アドレストランシーバ１４
３および１４５とそれぞれ接続され、例えばデコ
ーダ１１２は到来するアドレス信号に応答して
CPU１２を識別し、プロセツサ選択信号を発生
し、この選択信号は制御ゲート１３４に供給され
る。CPU１２はこのようにして報知を受け、読
取りサイクルを実行し、状態情報をバス構造体３
０に供給することができる。逆に、このようにし
て選択されたときに、CPU１２は書込みサイク
ルを実行して制御の変更を行なうように制御され
得る。 CPU障害検出 第５ＡおよびＢ図をさらに参照すると、コンパ
レータ１２ｆは、処理部分１２ａがＡバス４２か
ら受信した入力データを、処理部分１２ｂがＢバ
ス４４から受信した入力データと比較する入力コ
ンパレータ１５６を有する。出力コンパレータ１
５０は、処理部分１２ａがトランシーバ１４２，
１４４および１４６、ならびに１３８にそれぞれ
供給する機能、アドレスならびにデータ信号（パ
リテイを含む）を処理部分１２ｂが発生する対応
する信号と比較する。例示のCPUはまた、部分
１２ａの制御ゲート１３４からの選択されたタイ
ミングおよび制御信号を部分１２ｂからの対応す
る信号と比較する。内部制御信号のこの比較は
CPUの内部動作をチエツクし、障害の迅速な検
出を容易にし、CPUの診断および保守に有益で
ある。 コンパレータ１２ｆに対する１つまたはそれ以
上の対応する入力信号が相違するときには、コン
パレータは比較誤り信号を発生し、この比較誤り
信号は制御段１３３に供給される。誤りはデータ
入力誤り、データ出力誤り、機能誤り、あるいは
アドレス誤りの結果であり得る。また、異なるタ
イミングまたは制御信号によるサイクル誤りまた
は制御誤りである可能性もある。 バーチユアル・メモリMAP８０に接続された
パリテイチエツク回路８２および８４による誤り
の検出は、同じく制御段１３３に供給されるパリ
テイ・エラー信号を発生させる。 制御段１３３はコンパレータ１２ｆの比較無効
信号に、およびパリテイチエツク回路８２および
８４からのパリテイ無効信号に応答して、次のク
ロツク段階で、プロセツサ誤り信号をライン１５
８に発生する。この動作に対する１つの例外は、
読取り動作中に起り得るように、比較無効信号が
入力データ信号の入力コンパレータ１５６での無
効比較による場合に、生じる。その場合には、制
御段１３３は、バス誤り信号が次のタイミング段
階で発生されない場合にのみ、プロセツサ誤り信
号を発生する。バス誤り信号はバス構造体３０に
おける障害状態を指示し、それ故入力データの無
効比較がバス構造体３０のＡバスまたはＢバス部
分における障害の結果であり、処理部分１２ａま
たは１２ｂの障害の結果ではなかつたことを識別
する。バス誤り信号はプロセツサ状態および制御
段１３３が発生する多くの信号のうちの１つであ
る。段１３３は処理部分１２ａのデコーダ１１２
から受信したプロセツサ選択信号の処理部分１２
ｂからの対応する信号との無効比較に応答してバ
ス誤り信号を発生する。 第６図は例示の各CPU１２，１４のこれら障
害検出動作を例示するタイミング波形を示す。図
面は段階Ｎ、段階Ｎ＋１、および段階Ｎ＋２と指
示された３つの連続するタイミング段階を示す。
波形１６２は比較無効信号またはパリテイ無効信
号を発生する障害の段階Ｎ中の発生を示す。波形
１６２の障害信号は制御段１３３を作動させて次
のタイミング段階中、すなわち段階Ｎ＋１中、波
形１６６で示すプロセツサ誤り信号を発生する。
プロセツサ誤り信号１６６の１つの機能は論理回
路を不能化し、それによつて本質的にCPU１２
におけるすべての動作を停止させることである。 プロセツサ状態および制御段１３３は次に、段
階Ｎ＋１中、それぞれが波形１６８を有するＡバ
ス誤り信号およびＢバス誤り信号を発生する。段
１３３はまた、２つの処理部分１２ａおよび１２
ｂにおけるプロセツサ選択信号間に差が検出され
た場合に、これら信号を発生する。例示の処理部
分１２ａはまた、段階Ｎ＋１中、波形１７４のレ
ベル１割込み信号を発生する。 段階Ｎ＋２の開始時に、なお波形１６２の障害
信号に応答して段１３３は波形１７６で示すよう
に断定バスマスター状態を終了させる。この作用
は波形１６８のバス誤り信号の終了をともなう。
Ａバス誤り信号およびＢバス誤り信号はＸバス４
６に供給され、第１図のモジユール１０のすべて
の装置にすぐ前の段階中バスに与えられた情報を
無視するように、例えば波形１６４で示すCPU
バス転送を無視するように報知する。レベル１割
込み信号１７４もまた、Ｘバス４６に供給され、
モジユールのある装置が障害を生じる誤りを検出
したことをパートナーのCPU１４に報知する。
処理部分１２ａが波形１７６をもつマスター状態
から切換わると、トランシーバ１３６，１３８，
１４２，１４４，１４６および１４８のみなら
ず、処理部分１２ｂに接続されたトランシーバ１
２ｃのバスドライバをすべて不能化する。 第５図および第６図をさらに参照して、データ
波形１６４で示すメモリ読取り動作のデータ転送
中に障害信号１６２が生じる場合には、制御段１
３３は両バス誤り信号を発生する。第１図の主記
憶装置１６，１８はＡおよびＢバス誤り信号の発
生に応答して波形１６４のデータ転送を繰返す。
第６図は繰返されたデータ転送を破線の波形１６
４ａで示している。 同様に、書込み動作中障害信号１６２が生じる
と、パートナーのCPU１４は波形１６４ａで同
じく指示されているように、段階Ｎ＋２中波形１
６４のCPUバス転送を繰返す。 かくして、CPU１２，１４はマスター状態に
あるときに、ドライバに供給されるとバス可能化
信号を発生するように要求されると、バス構造体
をドライブすることだけが可能である。プロセツ
サ誤り信号は迅速に、すなわち次のタイミング段
階の終了時にマスター状態をオフにする。CPU
１２が第６図に示すプロセツサ誤り信号を発生す
る場合には、パートナー装置１４が本質的に中断
なしに動作を継続する。プロセツサ誤り信号１６
６が書込み動作中生じると、パートナー装置１４
は波形１６４ａで示すようにデータの転送を繰返
す。プロセツサ誤り信号が読取り動作中生じる
と、パートナー装置１４は引続くタイミング段階
においてメモリがバス構造体に供給する繰返され
たデータを読取る。さらに、パートナー装置１４
は低レベルの割込みである波形１７４のレベル１
割込み信号に応答して診断ルーチンを開始させ
る。プロセツサ誤り信号の発生が過渡現象である
と考えられる場合には、すなわち診断ルーチンが
何等障害あるいは誤り状態を識別または位置指定
しない場合には、CPU１２は保守なしに動作に
復帰できる。好ましい実施例においては、過渡現
象障害の発生は記録され、繰返される場合には
CPUは別の診断なしにサービスするようには復
帰しない。 第５Ｂ図を続けて参照して、CPU１２が初期
設定されると、CPU１２は内部誤りチエツク信
号を取消し、それによつてパリテイ無効信号また
は比較無効信号がプロセツサ・ホールド信号を発
生することを防止する。その代りに、CPUは代
表的にはPROM１２４に記憶されたテスト・ル
ーチンを実行する。これはプロセツサ誤り信号を
発生し得るすべての状態を遂行させるものであ
る。各潜在的に障害のある状態が生じると、処理
部分は対応する障害報知信号が実際に発生されて
いるか否かを検知するためにテストする。誤りチ
エツク信号が存在しないと、CPUがマスター状
態を得ることを禁止され、その結果この論理遂行
ルーチン中に発生された障害はCPUを停止させ
ず、かつバス構造体３０に報知されない。
PROM１２４中のテスト・ルーチンは誤りチエ
ツク信号を発生し、このチエツクルーチンが上首
尾に完了したときにのみCPUがマスター状態を
取ることを可能にする。 第５Ａおよび５Ｂ図の各CPU１２，１４は代
表的にはプロセツサ状態および制御段１３６に論
理回路を含み、２つのパートナー同志の装置をロ
ツク−ステツプ同期状態にする。例示のCPU１
２および１４はマスター状態への転移とともにロ
ツク−ステツプ同期状態となる。各例示のCPU
１２および１４は信号をバス構造体にドライブす
るためにはマスター状態になければならない。各
PROM１２４に記憶された初期設定シーケンス
は代表的にはパートナー同志の装置を同期状態に
するための命令を含み、いずれのCPUも最初に、
すなわちターンオンされたときに、マスター状態
にないことを確実にしている。CPU１２，１４
は初期設定シーケンスにおいて最初は同期状態に
なく、そして一方のCPUが多段階サイクル中他
方より先にマスター状態を得る。マスター状態を
得た一方のCPUは他方のCPUのさらにその上の
初期設定動作を制御してこのCPUを次の多段階
初期設定サイクル中の選択された時間にマスター
状態にする。 CPU動作シーケンス 第７図および第８図は第２図の背面バス信号の
フオーマツトに従うプロセツサ・モジユール１０
におけるデータ転送サイクルに対する第５図の
CPU１２の動作シーケンスを示す構成図である。
両構成図とも、コンピユータ・システムの他方の
装置がバス構造体へのアクセスを要求していない
ときのサイクルを例示している。第７図は書込み
サイクルを示し、第８図は読取りサイクルを示
す。第７図に例示された書込みサイクルは第５図
の制御およびタイミング段１３５が、動作ボツク
ス１８０で指示されているように、主クロツク信
号（第２図の波形５６ａ）に応答して段階１状態
に設定されたときに始まる。サイクルのこの定義
段階において、第５図の選択されたマイクロプロ
セツサ１００または１０２は書込み動作のための
機能およびアドレス信号を発生する。機能信号
は、動作ボツクス１８２で指示されているよう
に、ドライバ１４０からバス構造体に供給され
る。同時に、コンパレータ１５０は判断ボツクス
１８４で指示されているように、各処理部分１２
ａおよび１２ｂがバス構造体に供給する機能信号
を比較する。有効比較は動作ボツクス１８６で示
すようにサイクルを継続させる。また、段階１
中、判断ボツクス１８８で指示されるように、例
えば第５Ｂ図のデコーダ１１０によつて決定され
る、あるいは第７図に例示されたサイクルの前に
開始された他の動作サイクルと関連して、ページ
障害が生じ得る。段階１にページ障害がないと、
例示のサイクルは動作ボツクス１８６で示すよう
に継続する。 判断ボツクス１９０で示すように、前に開始さ
れた動作サイクルによるバス・ウエイト信号の発
生は例示のサイクルをアボートさせる。動作ボツ
クス１９２参照。バス・ウエイト信号が存在しな
い場合には、書込みサイクルは次のクロツク信号
で、動作ボツクス１９４に示すように、応答段
階、すなわち段階２へ進む。前の段階において判
断ボツクス１８４で決定される無効比較は応答段
階中、プロセツサ段１３４およ１３６によるプロ
セツサ誤り、Ａバス誤りおよびＢバス誤りと指示
された信号の発生をもたらし、さらにサイクルを
動作ボツクス１９６で指示されているようにアボ
ートさせる。同様に、前の段階１中に、判断ボツ
クス１８８で決定されるページ障害をデコードす
ることにより、段階２中、システムは、動作ボツ
クス１９６で示すように、ページ障害信号および
バス・ビジイ信号を発生し、書込みサイクルをア
ボートさせる。 また、例示の段階２中、選択されたマイクロプ
ロセツサ１００または１０２は、動作ボツクス１
９８で示すように、データセレクタ１０６を介し
て書込みデータをラツチ１２０に供給する。 段階２中、判断ボツクス２００で示すようにシ
ステムの任意の装置によるバス誤り信号の発生
は、動作ボツクス１９６で示すように、サイクル
をアボートさせる。このサイクルはまた、判断ボ
ツクス２０２で示すように装置がバス・ビジイ信
号を発生する場合に、この段階でアボートされ
る。さらに、判断ボツクス２０４で示すように、
装置がバス・ウエイト信号を発生する場合には、
プロセツサ制御およびタイミング段階１３５は他
のタイミング段階の間段階２にとどまる。 サイクルが段階２においてアボートされないま
たは遅延されないときには、動作ボツクス２０６
で示すように、動作は段階３、すなわちデータ転
送段階へ進む。この段階において、ラツチ１２０
のデータは、動作ボツクス２０８で示すように、
トランシーバ１３８のドライバを介してバス構造
体に供給される。CPU１２は判断ボツクス２１
０で示すように出データを比較し、障害が検出さ
れない場合には動作ボツクス２１２で示すように
サイクルが継続する。また、この段階中、判断ボ
ツクス１８４で示すように前の段階１中に決定さ
れた無効比較は動作ボツクス２１４で示されるよ
うにマスター状態を取消させる。 第７図は書込み動作が、動作ボツクス２１６で
示すように段階３から段階４へ無条件に進むこと
を示している。この段階中、判断ボツクス２１０
で示すように、前の段階における無効比較の結果
により、CPUは動作ボツクス２１８で示すよう
にプロセツサ誤り信号、Ａバス誤り信号およびＢ
バス誤り信号を発生する。これら信号は動作ボツ
クス２２４で示すように、次の段階５においてパ
ートナーのCPUにデータの転送を繰返させる。
判断ボツクス２２０で示すように、パートナーの
CPUによつてあるいはバス構造体に接続された
任意の他の装置によつて生じ得る段階４中のバス
誤り信号の発生は、動作ボツクス２２２で示すよ
うに、サイクルを段階５へ進ませる。バス誤りが
存在しない場合には、サイクルは段階５に入るこ
となしに終了する。しかしながら、段階５に入つ
たときに、誤りを生じたCPUは動作ボツクス２
２６で示すようにマスター状態を取消される。ま
た、障害のないCPU１２，１４は、動作ボツク
ス２２４で示されるように、再びそのラツチ１２
０に記憶されたデータをバス構造体に供給する。
この時点で、例示の書込みサイクルは完了し、終
了する。 第８図に示すCPU１２，１４に対する読取り
サイクルは第７図の書込みサイクルと同じ態様で
始まり、例示するように、段階１、すなわち定義
段階中、同じ動作を有する。CPUは段階２、す
なわち応答段階に進み、第７図に動作ボツクス１
９８で示されたラツチに対するデータの転送が読
取りサイクルにおいては生じない点を除き、第７
図の書込みサイクルと同じ動作を実行する。 さらに第８図を参照して、段階３、すなわちデ
ータ段階中、CPU１２，１４はバス構造体から
ドライバ１３８およびラツチ１１８または１２２
（第５図）を通じて読取りデータを受信し、そし
てそれを、動作ボツクス２３０で示すように、各
処理部分のマイクロプロセツサ１００，１０２に
転送する。コンパレータ１５６は、判断ボツクス
２３２で示すように、２つのバス４２および４４
のそれぞれからの到来データが同一であるか否か
を検査する。有効比較は動作ボツクス２３４で示
すようにサイクルを続けさせ、また有効比較は動
作ボツクス２３６で示すようにプロセツサ・クロ
ツクを抑止する。また、データ転送段階中、第８
図に判断ボツクス２３８で示すように、後で記載
する記憶装置から発生される高速ECC誤り信号
の発生により、プロセツサ・クロツクは同様に、
動作ボツクス２３６で示すように抑止される。 CPUは動作ボツクス２４０で示すタイミング
段階４に進み、プロセツサ・クロツクが抑止され
ている場合には、動作ボツクス２４２で示すよう
にレジスタをホールド状態に設定する。その他の
場合は、判断ボツクス２４４で決定されるバス誤
り信号が段階４中に発生される場合を除き、サイ
クルは終了する。バス誤り信号が段階４中て発生
される場合は、動作ボツクス２４６で示すよう
に、読取りサイクルは随意の段階５に進む。この
段階中、CPUは動作ボツクス２４８で示すよう
に、バス構造体からマイクロプロセツサへのデー
タの転送を繰返す。また、動作ボツクス２５０で
示すように、プロセツサ・ホールド状態は取消さ
れる。 記憶装置 第９図は第１図のプロセツサ・モジユール１０
の主記憶装置１６を示す。パートナーの記憶装置
１８は装置１６と同一であり、ロツク−ステツプ
同期状態で動作する。例示の記憶装置の記憶部分
１６ａおよび１６ｂ（第１図）は同一のRAM２
９０および２９２をそれぞれ使用している。それ
ぞれは、実例として、５タイミング段階ごとに１
回（第２図）同じリーフに繰返し書込みことがで
きかつ３タイミング段階ごとに１回同じリーフか
ら繰返し読取ることができる４方インターリーブ
ド・ダイナミツク・RAMアレイである。RAM
２９０はデータワードの上部バイトを記憶し、
RAM２９２はデータワードの下部バイトを記憶
する。各RAMはインタリーブ・マルチプレクサ
２９４，２９６をそれぞれ介して１バイトの読取
りデータを供給し、組合された出力バイトの読取
りワードは出力マルチプレクサ２９８に供給され
る。このマルチプレクサからの出力はＡバストラ
ンシーバ３００を介してＡバス４２に供給され、
またＢバストランシーバ３０２を介してＢバス４
４に供給される。マルチプレクサ２９４，２９６
および２９８は第９図の下部に示されたアドレス
および制御回路１６ｆを含む記憶装置フオーマツ
ト部分１６ｅ（第１図）の一部である。 各トランシーバ３００，３０２は関連するバス
から受信した異なるバイトの書込みデータを２つ
の書込みマルチプレクサ３０４，３０６のそれぞ
れに供給し、別のマルチプレクサ３０８、書込み
レジスタ３１０および書込みバツフア３１２を有
するデータチヤネルを介してRAM２９０にデー
タワードの上部バイトを書込み、かつ別のマルチ
プレクサ３１４、書込みレジスタ３１６および書
込みバツフア３１８を有する同様のデータチヤネ
ルを介してRAM２９２に同じデータワードの下
部バイトを書込むことができる。例示の実施例で
は、２つの書込みマルチプレクサ３０４，３０６
は１つのトランシーバ３００または３０２からの
データを、従つてＡバスまたはＢバスからのデー
タを選択する。 第９図にさらに示すように、RAM２９０，２
９２からの読取りデータは誤りチエツクおよび補
正（ECC）段３２０に供給される。ECC段３２
０は読取りワードの上部バイトをチヤネル・マル
チプレクサ３０８および旧データレジスタ３２２
のの両方に供給する。また、読取りワードの下部
バイトをチヤネル・マルチプレクサ３１４および
第２の旧データレジスタ３２４の両方に供給す
る。２つの旧データレジスタはそれぞれに記憶さ
れたデータバイトを完全な２バイトのワードとし
てトランシーバ３００，３０２を介してＡバスお
よびＢバスの両方に供給するためにマルチプレク
サ２９８に供給するように接続されている。 パリテイチエツク回路３２８はトランシーバ３
００からの書込みデータ出力のパリテイをチエツ
クするように接続されており、同様のパリテイチ
エツク回路３３０はトランシーバ３０２からの書
込みデータ出力のパリテイをチエツクするように
接続されている。パリテイ発生器３３２はマルチ
プレクサ３０４がトランシーバ３００から受信し
た上部データバイトにパリテイビツトを加えるよ
うに接続されており、同様のパリテイ発生器３３
４はマルチプレクサ３０６がトランシーバ３０２
から受信した下部データバイトにパリテイビツト
を加えるように接続されている。同様に、パリテ
イ発生器３３６および３３８はトランシーバ３０
２からマルチプレクサ３０４および３０６にそれ
ぞれ伝送する書込みデータラインに接続されてい
る。 その上、チエツクビツト発生器３４０が書込み
バツフア３１２および３１８に供給される書込み
データバイトに対し別のチエツクビツトを挿入す
るように接続されている。また、パリテイ発生器
３４２がマルチプレクサ２９８からトランシーバ
３００，３０２への各読取りデータワード出力に
対してパリテイビツトを導入するように接続され
ている。 例示の記憶装置のフオーマツト部分１６ｅはさ
らに、トランシーバ３００，３０２からのデータ
ワード出力をバイトマルチプレクサ３０４，３０
６と比較するように接続されたコンパレータ３２
６を含む。無効比較は所望のように処理できる障
害状態を提起する。第４図に示す各CPUのクラ
ンプ回路８８および９０と設計および動作におい
て同一であることが好ましいクランプ回路３４４
がトランシーバ３００，３０２に送給する読取り
データラインを選択的に接地するように接続され
ている。 かくして、例示の記憶装置は事実上、それぞれ
が１バイトの与えられたデータワードを処理する
２つの同一の読取り・書込み部分を具備するよう
に構成されていることが分るであろう。上記各部
分は１つのトランシーバ３００，３０２、１つの
バス選択マルチプレクサ３０４，３０６、１つの
チヤネルマルチプレクサ３０８，３１４、ならび
に１つの書込みレジスタ、書込みバツフア、およ
びRAMを含む。 第９図をさらに参照すると、記憶装置のアドレ
スおよび制御回路１６ｆは同様に、それぞれが１
つのRAM２９０，２９２とともに動作する２つ
の部分に構成されている。受信機３４６および３
４８はＡバス４２およびＢバス４４のアドレスお
よび機能導体に接続されており、またチヤネルマ
ルチプレクサ３５０，３５２に接続され、一方の
受信機からの、従つて一方のバスからの信号を選
択する。アドレスおよび制御主３５４はマルチプ
レクサ３５０からの信号を受信し、それをアドレ
スおよび制御バツフア３５６に供給する。このバ
ツフア３５６はRAM２９０を動作させる。同様
に、アドレスおよび制御段３５８はマルチプレク
サ３５２からの信号を受信し、アドレスおよび制
御バツフア３６０を介して他方のRAM２９２を
動作させるように供給される信号を発生する。段
３５４および３５８はそれぞれ、チヤネルマルチ
プレクサ３０８および３１４を制御する選択Ｄ信
号および選択Ｃ信号を発生する。各マルチプレク
サはメモリ部分に書込まれている各バイトのソー
スに依存して、バス構造体からのまたはECC段
３２０からの入力信号を選択するように設定され
る。 コンパレータ３６２が２つの受信機３４６およ
び３４８からの、すなわち２つのバス４２および
４４のアドレスおよび制御信号出力に比較するよ
うに接続されている。無効比較に応答して、この
コンパレータは、データコンパレータ３２６と同
様に、障害信号を発生する。 パリテイチエツク回路３６４および３６６は受
信機３４６および３４８からの出力ラインにそれ
ぞれ接続されている。データ・パリテイチエツク
回路３２８およびアドレス・パリテイチエツク回
路３６２はプロセツサ・モジユール１０のすべて
のデータ転送動作に対してＡバス４２の信号のパ
リテイを検査する。パリテイチエツク回路３２０
および３６６はＢバス４４の信号に関して同じ機
能を行なう。アドレスパリテイは、機能またはサ
イクル定義を含むアドレス信号とデータ信号とが
サイクルの異なる段階で生じる限り、データパリ
テイとは別であるということを注記しておく。各
段階において各組のバス導体は検査されるそれ自
身のパリテイを有する。 例示の記憶装置１６はまた、複式化されていな
い状態および制御手段３６８を有する。この段３
６８はパリテイ・エラー信号、コンパレータ障害
信号、およびECC段３２０からのECC徴候（シ
ンドローム）信号を受信する。段３６８は記憶装
置における多数の他の素子と接続されているが、
これら結線は説明を簡単にするために大部分が省
略されている。バス誤り手段３７０は段３６８と
接続されており、またトランシーバを介してＸバ
ス４６の導体に接続されている。これについては
第１０図を参照して後述する。 第９図に示すこの構成によれば、記憶装置１６
はパートナー装置１８（第１図）なしに動作可能
であり、そしてなお、集積回路チツプのRAM２
９０，２９２における単一の障害を検出し、補正
することができる。その上、装置１６は、パート
ナー装置１８とともに、高率の単一素子障害を検
出することができ、かつ障害のある記憶装置１
６，１８を不能化することによつて機能を続行す
ることができる。さらに、バス構造体３０の誤り
をチエツクし、そしてそのような誤りが検出され
た場合にシステムの他の装置に報知するのは第１
図のシステムの記憶装置１６，１８である。この
構成は好ましいものと思われるが、他の装置が記
憶装置でのバス誤りのチエツクの代りに、または
それに加えるに、この動作を行なうように構成し
てもよい。パリテイチエツク回路３２８，３３
０，３６４、および３６６、ならびにコンパレー
タ３２６および３６２はバスの障害を検査する。
以下の記憶からも明らかとなるように、記憶装置
１６は、プロセツサ・モジユール１０の他の装置
が、例えば記憶装置１６，１８の動作において検
出された障害を診断するために、アドレスするこ
とができる／Ｏ装置として、機能することがで
きる。 第１０図は例示の記憶装置１６のECC徴候信
号およびパリテイ・エラー信号に応答する第９図
のバス誤り段３７０を示す。ORゲート３７２は
パリテイチエツク回路３２８がその出力ライン３
２８ａに発生するＡバスに対するデータパリテ
イ・エラー信号を受信し、かつライン３６４ａの
パリテイチエツク回路３６４からのＡバス出力に
対するアドレスパリテイ・エラー信号を受信す
る。同様に、ライン３３０ａに発生されるＢバス
に対するデータパリテイ・エラー信号およびライ
ン３６６ａに発生されるＢバスに対するアドレス
パリテイ・エラー信号が別のORゲート３７４に
供給される。Ａバスに対する誤り信号およびOR
ゲート３７２に対する入力のいずれかがトランシ
ーバ３７６を作動させてＡバス誤り信号を発生さ
せる。この信号はモジユール１０のすべての装置
に通信するためにＸバス４６に供給される。同様
に、Ｂバスに対する誤り信号およびORゲート３
７４に対する入力が別のトランシーバ３７８を作
動させ、Ｂバス誤り信号を発生させる。この信号
はＸバス４６に供給される。第２図はいずれかの
バス誤り信号が発生されたときのプロセツサ・モ
ジユール１０の動作を例示している。 各トランシーバ３７６および３７８はまた、マ
ルチプレクス制御論理段３８０に接続されてい
る。この段３８０はマルチプレクサ３０４および
３０６に対する追従Ａおよび追従Ｂ選択信号を発
生する。トランシーバ３７６は、記憶装置１６に
よつてドライブされたときでも、バス構造体から
受信したＡバス誤り信号を論理段３８０に供給
し、同様にトランシーバ３７８はＢバス誤り信号
を供給する。論理段３８０は通常、両追従信号を
発生する。論理段３８０が単一の追従信号を発生
し、追従されていないバスに対するバス誤り信号
を受信すると、この論理段は同じ単一追従信号を
保持する。しかしながら単一の追従信号を発生
し、追従されているバスに対するバス誤り信号を
受信したときには、他方の追従信号のみを発生す
る。 第９図のパリテイ発生器３３２，３３４，３３
６および３３８、チエツクビツト発生器３４０、
ならびにECC段３２０の動作について２つの８
ビツトバイトよりなる16ビツトメモリワードを一
例にとつて説明する。記憶装置１６からバス構造
体から受信する各データワードは16ビツトの長さ
に、第５図において上記したCPU部分のパリテ
イ発生器９２によつて例えば導入された１パリテ
イビツトを加えたものである。パリテイチエツク
回路３２８および３２０は記憶装置１６に供給さ
れるデータのこのパリテイを検査し、各入力ワー
ドの８データビツトのみを各バスマルチプレクサ
３０４および３０６に供給する。パリテイ発生器
３３２，３３４，３３６および３３８はＡバスか
ら受信したデータワードに対するおよびＢバスか
ら受信したワードに対するバイトパリテイを発生
する。従つて、各マルチプレクサ３０４および３
０６は２つの９ビツト入力を受信し、その出力に
選択された一方を供給し、各バスマルチプレク
サ、チヤネルマルチプレクサおよび９ビツトの書
込みレジスタに合計１バイト長の間その信号を供
給する。 チエツクビツト発生器３４０は各９ビツトバイ
トに２つの別のパリテイビツトを加え、各バイト
長を11ビツトにする。これら11ビツトはすべて各
RAM２９０，２９２に書込まれる。かしくて、
例示の記憶装置１６は各16ビツトデータワードに
対する22ビツトメモリワードを記憶する。これら
誤りチエツクおよび補正ビツトが各16ビツトのデ
ータに付加されるコードは次の表に記載されてい
る。この表において、データワードビツトは15な
いし00と番号が付けられており、またパリテイ発
生器によつておよびチエツクビツト発生器によつ
て導入されるメモリチエツクビツトは５Ｃないし
0Cと番号が付けられている。このECCコードの
有効さは、大部分において、この記憶装置が２つ
のバイト処理部分、２つのバイト記憶RAMを使
用し、そして各RAMを２つの同一のアドレスお
よび制御回路部分の一方で制御するという事実に
由来する。１つのRAM２９０，２９２は次表の
コードの15ないし08と指示されたデータビツトお
よびチエツクビツト4C，3Cおよび2Cを記憶す
る。他方のRAMは07ないし00のデータビツトお
よびチエツクビツト5C，1Cおよび0Cを記憶す
る。メモリワードの各データバイトが他方のバイ
トから発生されたパリテイビツトを含むことが好
ましい。

【表】 上表によれば、チエツクビツト5Cはデータビ
ツト08ないし15に偶数パリテイを提供するように
発生される。チエツクビツト4Cも同様であるが、
ただしデータビツト00ないし07に関してである。
これに対し、チエツクビツト3Cはデータビツト
00，03，05，06，08，11，13および14に奇数パリ
テイを提供するように発生される。残りの各チエ
ツクビツトもまた、指示されたデータビツトに奇
数パリテイを提供するように発生される。 記憶装置１６がパートナー装置１８なしに使用
されると、上表のこの６ビツト誤り補正コードは
単一のRAMの障害の補正を可能にする。その
上、記憶装置１６がパートナー装置１８とともに
動作すると、これらパートナー同志の装置は各装
置の誤りを検出することができ、かついずれかの
装置を、他方の装置が正常な動作を続ける間、そ
の上の信号をバスにドライブしないように隔絶す
ることができる。上表の６ビツト誤りコードは単
一ビツト誤りのソースが位置決定されることを可
能にする。状態および制御段３６８は引続くアク
セスに対する誤りのアドレスを記憶する、および
徴候を記憶するための障害レジスタを含む。 上表のコードが記載した特徴を有する記憶装置
に提供する信頼性は次のように説明することがで
きる。記憶装置１６が２つのRAM２９０および
２９２に記憶する22ビツトメモリワードは2²²の
可能状態を有する。これらのうちで2¹⁶のみが有
効である、すなわちECC段３２０に０徴候を発
生する。有効メモリワード状態の無効メモリワー
ド状態に対する比率は2¹⁶を2²²で割つたもの、す
なわち1/64である。 それ故、ランダムメモリワードのサンプルは63
メモリワードの、64メモリワードごとのECC段
３２０からの０でない徴候に対する比を生じる。
その結果、アドレスおよび制御回路１６ｆのいず
れかの部分に、すなわちメモリワードの半分を不
適正にアドレスまたは可能化する１つのアドレス
および制御段３５４，３５８または１つのバツフ
ア３５６，３６０に、障害がある場合には、その
結果のメモリワード（その半分が適正にアドレス
および可能化され、残りの半分が適正にアドレス
および可能化された）はランダム状態を有すると
みなし得る。64回のうちの63回、この記憶装置は
読取り動作中、ECC段３２０からの０でない徴
候を通じてこのような障害を検出する。その結果
の０でない徴候はそれが生じる記憶装置１６，１
８をオフライン状態に切換えさせるが、しかしパ
ートナー装置を正常な動作状態のまゝにする。オ
フライン状態の記憶装置は、制御段３６８におい
て実行されるように、診断呼掛け信号を受信し、
処理するが、しかしそのような呼掛けに応答する
以外にはバス構造体へ信号をドライブしない。 記憶装置のアドレスおよび制御部分１６ｆの障
害はさておいて、フオーマツト部分１６ｅの素子
の障害はパリテイによつて検出される。パリテイ
発生器３３２，３３４，３３６および３３８はト
ランシーバ３００，３０２の出力に直接バイトパ
リテイを発生する。記憶装置１６はこのバイトパ
リテイを部分１６ｆを介して伝送し、チエツクビ
ツト発生器３４０がメモリワードに導入する２つ
のチエツクビツトを発生するためにそれを使用す
る。ECC段３２０は読取り動作中０でない徴候
を発生することによつて記憶装置１６の書込みデ
ータ路における障害を検出する。このECC段は
また、データ読取り路、すなわちバスドライブ用
マルチプレクサ３００，３０２に対する入力に至
るまでのRAMからマルチプレクサ２９８までの
データ路、の任意の素子の誤りを生じる障害を検
出する。 例示の記憶装置は複式化されていない部分の、
例えばECC段３２０、状態および制御段３６８
あるいはパリテイ発生器の、障害を保守ソフトウ
エアによつて検出する。しかしながら、記憶装置
のこの部分における誤りはそれだけでは恐らく誤
りデータをＡバスまたはＢバスに発生しない。 第９図および第１０図をさらに参照すると、
ECC段３２０からの徴候信号は状態および制御
段３６８に供給される。０でない徴候信号はドラ
イバ３８４（第１０図）を作動させ、高速ECC
誤り信号を発生させてそれをＸバス４６に供給さ
せる。０でない徴候信号はまた、ANDゲート３
８２を可能化して選択されたクロツク信号に応答
させることにより、トランシーバ３７６および３
７８からＡバス誤り信号およびＢバス誤り信号の
両方を発生させる。 上記したように、記憶装置１６はメモリ読取り
および書込み動作と同時に上述の障害検出動作を
遂行する。記憶装置が読取りデータをバスにドラ
イブしている時間段階中に障害が検出された場合
には、ECC段３２０からの０でない徴候信号が
第１０図のドライバ３８４に同じ時間段階中、高
速ECC信号を発生させる。この信号は、メモリ
ECC誤りが現時間段階に生じているということ
をCPU１２，１４に報知する。トランシーバ３
７６および３７８は次の時間段階中、Ａバス誤り
およびＢバス誤り信号を、あるいはそれらの一方
を適当としてドライブする。誤りが検出された後
第２番目の時間段階において、記憶装置は正しい
データをバス構造体にドライブすることができ
る。正しいデータはECC段３２０において発生
された補正データを記憶する旧データレジスタ３
２２および３２４から到来する。すなわち、各旧
データレジスタ３２２および３２４はECC段３
２０から受信した補正された読取りデータを記憶
することができる。代りの方法として、２つの記
憶装置を有するモジユールにおいては、正しいデ
ータは障害のないパートナー装置の旧データレジ
スタ３２２および３２４から到来する。 第９図をさらに参照して、各アドレスおよび制
御段３５４および３５８はチヤネル・ビジイ信号
およびチヤネル・ドライブ・バスと指示された別
の信号を発生することができる。メモリ状態およ
び制御段３６８のANDゲート３８６（第１０図）
は２つのジビイ信号によつて作動され、トランシ
ーバ３８８をドライブして第２図を参照して上記
した高速ビジイ信号およびビジイ信号を発生させ
る。別のANDゲート３９０（第９図）が、両ド
ライブ・バス信号が存在するときにのみデータト
ランシーバ３００および３０２を可能化する出力
可能化信号を発生する。この構成によれば、アド
レスおよび制御回路１６８の２つのチヤネルがド
ライブ・バス信号を同時に発生しないときには、
記憶装置は、所望のように、バス構造体へデータ
を転送することを不能にされ、潜在的に障害のあ
るデータがコンピユータシステムの他の装置に伝
送されることを防止する。記憶装置のクランプ段
３４４は電源故障の場合に潜在的に障害のあるデ
ータがトランシーバ３００，３０２に供給される
ことを防止する。第９図および第１０図の上述の
特徴を有する記憶装置は多数のメモリサイクルを
実行することができる。メモリ読取りサイクルに
おいて、メモリから読取つたデータはそれが
ECC段３２０に供給されるのと同じ時間段階に
おいてトランシーバ３００，３０２を通じてバス
構造体３０に供給される。この段が０でない徴候
を発生する場合には、記憶装置は同じ時間段階
中、高速ECC信号を発生し、それをＸバス４６
を介してCPU１２，１４（第１図）に送信する。
ECC段は補正されたデータワードを発生し、引
続く時間段階中、マルチプレクサ２９８およびト
ランシーバ３００，３０２を介してバス構造体に
送給するために、このデータワードを旧データレ
ジスタ３２２，３２４に記憶する。 完全なデータワードの通常の書込み動作を実行
するに加えて、記憶装置はバス構造体からの単一
データバイトのみについて書込み動作を実行し得
る。この動作のために、記憶装置のアドレス制御
部分は、完全なデータワードが書込まれるべきで
あるときに生じるような、上部データ有効および
下部データ有効の両信号を受信せず、これら制御
信号の一方のみを受信する。単一のデータ有効信
号のみの受信に応答して、記憶装置は初めに
RAM２９０，２９２からアドレスされたロケー
シヨンに記憶されたワードを読取り、バス構造体
から受信した新しいデータバイトとともにそのワ
ードの１バイトを使用して完全なデータワードを
アセンブルする。新しいバイトは１つのパリテイ
発生器３３２，３３４，３３６または３３８から
の１パリテイビツトを有する。旧バイトはすでに
１パリテイビツトを有している。新しくはアセン
ブルされた８ビツトワードはメモリに書込まれる
前にチエツクビツト発生器３４０からの４つの追
加のチエツクビツトを受信する。かくして、記憶
装置は完全な補数のパリテイおよびチエツクビツ
クを有する旧データバイトに加える新しいデータ
バイトを含む完全な22ビツトワードを記憶する。 記憶装置１６，１８が実行し得る他のメモリサ
イクルはRAM２９０，２９２から完全なワード
を読取り、それをトランシーバ３００，３０２を
介してバス構造体へドライブし、同じデータをバ
ス構造体から受信し、すべてのECCビツトの再
計算とともにそれを再び同じアドレスに書込むこ
とである。このメモリ動作は、例えば、パートナ
ー装置の１つの記憶装置の内容を複写するのに有
用である。すなわち、一方の記憶装置をパートナ
ーの記憶装置で最新のものにするために、システ
ムはパートナーの記憶装置から読取つてその結果
のデータをバス構造体に与え、そのデータをバス
構造体から前記一方の記憶装置の同じロケーシヨ
ンに書込むことができる。一方の記憶装置から読
取つた任意のデータは、この記憶装置のトランシ
ーバ３００，３０２の出力可能化信号を禁止する
ことによつて、バス構造体へドライブされない。
例示の記憶装置は、かくして、オンライン状態の
記憶装置からオフライン状態の記憶装置に１つの
多段階メモリサイクルにおいて書込むことができ
る。 周辺制御装置 第１図のプロセツサ・モジユール１０の通信制
御装置２４は、パートナーの装置２６、ならびに
同様の他の制御装置２０，２２，２８，３２およ
び３４を代表し、バス構造体３０に接続されたバ
ス・インターフエース部分２４ａを有し、かつ通
信パネル５０に接続された通信装置に対して論理
およびデータ転送動作を提供する２つの並列制御
段２４ｂおよび２４ｃを有し、かつ通信パネル５
０に接続された通信インターフエース部分２４ｄ
を有する。第１１図は通信制御装置２４、特にバ
ス・インターフエース部分２４ａの素子の簡単化
した構成図である。２つのチヤンネル選択マルチ
プレクサ４００および４０２はそれぞれ別個の一
組の受信機を介してＡバス４２からおよびＢバス
４４から入力信号を受信するように接続されてい
る。これらマルチプレクサはいずれかのバスから
各制御部分２４ｂ，２４ｃに信号を供給するため
のクロスオーバー回路を形成する。かくして、両
制御部分２４ｂ，２４ｃはＡバス４２からまたは
Ｂバス４４から入力信号を受信することができ
る、または一方の制御部分が一方のバスから信号
を受信し、その間他方の制御部分が他方のバスか
ら信号を受信することができる。 マルチプレクサ４００，４０２は各マルチプレ
クサが受信する、追従Ａ信号および追従Ｂ信号と
呼ばれる選択制御信号に応答してこの動作を行な
う。すべての素子が適正に機能している第１図の
モジユール１０において、両追従信号は存在し、
従つてマルチプレクサ４００は制御部分２４ｂに
Ａバスから受信した信号を供給し、マルチプレク
サ４０２はＢバスからの信号を制御部分２４ｃに
供給する。 マルチプレクサ４００は、一例として、断定追
従Ａ選択信号に応答して出力端子に、Ａバス４２
から受信した信号を供給する。断定追従Ａ選択入
力はマルチプレクサを切換えてそれがバス４４か
ら受信した信号をその出力端子に供給させる。マ
ルチプレクサ４０２は全く同じに動作し、追従Ｂ
信号に応答してその出力端子にＢバスから受信し
た信号を供給し、他方、追従Ｂ選択入力はＡバス
信号をマルチプレクサ出力に発生する。第４図お
よび第５Ａ図のCPUマルチプレクサは、記憶装
置のマルチプレクサ（第９図）が動作するよう
に、各指定された選択信号に応答してこの態様で
動作する。しかしながら、好ましい実施例におい
ては、各CPU１２および１４、ならびに各記憶
装置１６および１８は両方のバスからではなくて
ＡバスまたはＢバスから受信した入力信号を処理
し、これに対し各周辺制御装置２０，２２，２
４，２６，２８，３２、および３４は追従Ａおよ
び追従Ｂ信号に応答してＡバスおよびＢバスの両
方から受信した入力信号を処理する。 制御部分２４ｂは通信制御装置に対しては１つ
またはそれ以上の通信パネル５０（第１図）であ
る出力装置をドライブし、そして制御装置からの
信号をバス構造体３０へドライブする。他方の制
御部分２４ｃはこれら動作をチエツクするための
信号を発生する。従つて、ドライバ４０４はドラ
イブ制御部分２４ｂからのバス出力信号をＡバス
およびＢバスの両方に供給する。コンパレータ４
０６はこれら出力信号をチエツク制御部分２４ｃ
からの対応する出力信号と比較する。無効比較に
応答して、コンパレータはいわゆるブロークン・
フリツプフロツプ４０８を切換えてドライバ４０
４を不能化する。このように不能化されると、ド
ライバはどの入力信号を受信したかには関係なく
信号をバス構造体へドライブしない。 第１１図をさらに参照すると、マルチプレクサ
４００，４０２、ドライバ４０４、コンパレータ
４０６、ならびにフリツプフロツプ４０８は制御
装置２４のバス・インターフエース部分の一部で
ある。のこの部分はまた、クランプ回路４１０を
含み、このクランプ回路４１０は電力故障検出器
４１２によつて決定される制御装置２４における
電力故障の検出に応答してドライバ４０４に対す
るドライブ制御部分２４ｂからの出力ラインを接
地にクランプする。これは制御装置２４が潜在的
に障害のある信号をバス構造体に供給することを
防止する。検出器４１２は一般に電力故障の発生
に十分に早く応答して正常な動作から電力故障に
よる不作動状態への転移中、ドライバ入力ライン
を不動作状態にクランプする。 第１１図はまた、障害検出器４１４がドライブ
制御部分２４ｂと通信パネル５０を相互接続する
信号ラインに接続され、チエツク部分２４ｃから
発生する信号に対してこれらラインの信号を検査
することを概略的に示している。それによつて障
害検出器は制御装置２ｃの動作における別の障害
状態を検査する。障害検出器４１４からの結果と
しての障害信号は指示されているように、各制御
部分２４ｂおよび２４ｃに供給される。 バス・インターフエース部分 第１２Ａおよび１２Ｂ図は通信制御装置２４の
インターフエース部分２４ａの好ましい一実施例
をさらに詳細に示す。各図はまた、バス誤り信号
に対するインターフエース部分のＡバス４２およ
びＢバス４４の導体に対する、およびＸバス４６
の導体に対する接続を示している。このインター
フエース部分は第１図のモジユール１０の各制御
装置において使用されることが好ましい。 例示の制御装置インターフエース部分２４ｅは
Ａバス４２のサイクル・リクエスト導体および調
停導体に、調停回路２６４に対する第３図を参照
して記載した態様で、接続された調停回路４１６
を有する。同様の調停回路４１８が同じ態様でＢ
バスのサイクル・リクエストおよび調停導体に接
続されている。制御論理４２０は、制御装置２４
が第２図を参照して記載したように調停段階にあ
るときに、２つの調停回路４１６および４１８を
図示する調停可能化（Arb En）信号で作動させ
る。制御装置２４がバス構造体３０へのアクセス
を要求する最高優先度の装置であるときに発生す
る各調停回路４１６および４１８からの許可信号
出力は２つのマルチプレクサ４２２および４２４
のそれぞれに供給される。これらマルチプレクサ
は追従Ａ信号および追従Ｂ信号に応答して記憶装
置の動作のために要求される許可Ｄ（ドライブ）
および許可Ｃ（チエツク）の両信号を発生する。
２つのマルチプレクサ４２２，４２４からの結果
としての許可Ｄおよび許可Ｃ出力信号は制御装置
２４を可能化してデータ転送サイクルの間バス構
造体へ信号をドライブさせる。 アドレス信号をバス構造体へドライブするため
に、バス・インターフエース部分２４ａはＡバス
４２のサイクル定義、物理的アドレス、およびア
ドレスパリテイ導体に接続された出力ラインを有
するＡバス・アドレスドライバ４２６（第１２Ｂ
図）を有する。同様のＢバス・アドレスドライバ
４２８が同じ態様でＢバス４４の導体に接続され
ている。制御論理４２０からのアドレス可能化
（Addr En）信号は動作サイクルの定義段階中、
アドレスドライバ４２６および４２８を可能化す
る。両ドライバ４２６および４２８に対する入力
信号は第１１図のドライブ制御部分２４ｂからの
アドレス信号および制御論理４２０（第１２Ａ
図）からのサイクル定義信号である。その上、各
データバスドライバは共通にアドレスおよびサイ
クル定義パリテイ発生器４３４からのアドレス・
パリテイデイジツトを受信する。このパリテイ発
生器に対する入力信号は２つのドライバに供給さ
れる出力アドレスおよびサイクル定義信号であ
る。コンパレータ４３６はドライブ制御部分２４
ｂからのライン４３０および４３２の出力アドレ
スおよびサイクル定義信号を、チエツク制御段２
４ｃがライン４３８および４４０に発生する対応
する信号と比較する。コンパレータ４３６からの
アドレス比較信号はライン４４２に発生される。
ダイオードクランプ段４４４はクランプ信号に応
答してドライバ４２６および４２８に対するすべ
ての入力ラインを接地にクランプする。 第１２Ｂ図のインターフエース段はＡバス・デ
ータドライバ４４６でバス構造体へデータを供給
し、このデータドライバ４４６の出力はＡバス４
２のデータ信号、データパリテイ、ならびに上部
データ有効および下部データ有効信号の導体に接
続されている。制御論理４２０はこのドライバ、
ならびにＢバス４４の対応する導体に接地された
同一のドライバ４２８を、動作サイクルのデータ
転送段階中データ化信号で可能化する。２つのド
ライバ４４６，４４８に対する入力信号は制御装
置のドライブ制御部分２４ｂからの出力データ、
上部データ有効、および下部データ有効信号であ
る。これら信号はライン４５０，４５２、および
４５４のインターフエース部分に供給される。デ
ータパリテイ発生器４５６がまた、これらライン
に接続されており、データパリテイビツトを発生
する。このデータパリテイビツトは２つのデータ
ドライバ４４６および４４８に供給される。 アドレスコンパレータ４３６とともに第１１図
のコンパレータ４０６の一部であるデータコンパ
レータ４５８はライン４５０，４５２および４５
４でドライバ４４６および４４８に供給される信
号を、チエツク制御部分２４ｃが導体４６０，４
６２および４６４に発生する対応する信号と比較
する。その結果のデータ比較信号はライン４６８
に発生される。ダイオードクランプ４７０はデー
タドライバ４４６および４４８に対するすべての
入力ラインに接続されており、そしてクランプ信
号に応答してこれらラインを接地電位に固定す
る。 各データライン４５０および４６０がドライバ
４４６および４４８にそれぞれ供給するデータは
状態情報を含み得る。この状態情報は、例えば、
タイプおよび修正状態のような制御装置識別情
報、ならびにアイドル、ビジイ、ブロークン、お
よび割込状態のような動作状態を含む。制御装置
はそのような状態情報を、通常の技術で行なうこ
とができるように、状態レジスタに記憶し、そし
て代表的にはCPUからの呼掛けに応答してそれ
をＡバスおよびＢバスにドライブする。 第１２Ａ図をさらに参照して、通信制御装置２
４はＡバス４２からサイクル定義およびアドレス
受信機４７２でアドレスおよびサイクル定義信号
を受信する。同様の受信機４７４がＢバス４４か
ら対応する信号を受信する。各受信機４７２，４
７４はサイクル定義信号および選択されたアドレ
ス信号をサイクル定義およびアドレスデコーダ４
７６および４７８にそれぞれ供給する。デコーダ
４７６は制御装置２４をアドレスするＡバス４２
の信号に応答してMEAと指示された断定出力信
号を発生する。この信号および受信機４７２から
の他のアドレス信号は２チヤンネルマルチプレク
サ４８０，４８２の入力に供給される。マルチプ
レクサ４８０，４８２は調停マルチプレクサ４２
２および４２４と同じ態様で追従Ａおよび追従Ｂ
信号で作動させる。マルチプレクサ４８０からの
導体４８４および４８６をそれぞれ介してのME
Ｄ（ドライブ）信号およびアドレス信号はラツチ
４９０に供給される。このラツチは、タイミング
信号に応答して、ドライブ制御部分２４ｂが不作
作動状態にある。すなわちデータ転送サイクルに
関与していないときに発生するアイドル信号によ
つてこれら信号を記憶するように可能化される。 マルチプレクサ４８０がライン４８４に、ドラ
イブ制御部分２４ｂがアイドル信号を発生してい
ないときに、すなわちアイドル状態にないとき
に、ME Ｄ信号を発生する場合には、制御部分
は制御論理４２０を作動させてＸバス４６に供給
されるバスビジイ信号を発生する。第２図を参照
して、この信号はME Ｄ信号を発生したデータ
転送サイクルをアボートさせる。 ラツチ４９０に挿入されると、サイクル定義お
よびアドレス信号は制御装置２４のドライブ制御
部分に供給するためにライン４９２，４９４から
利用できる。同様のラツチ４９６がマルチプレク
サ４８２からのME Ｃ（チエツク）およびアドレ
ス信号出力を、チエツク制御部分２４ｃがアイド
ル状態にあるときに、記憶する。 第１２Ａ図に示すデータ受信機４９８および５
００はＡバスおよびＢバスのデータならびに上部
データ有効および下部データ有効信号をそれぞれ
受信し、そして対応するデータならびにデータ有
効信号を別の２つのチヤネルマルチプレクサ５０
２および５０４のそれぞれに供給する。追従Ａお
よび追従Ｂ信号が各マルチプレクサ５０２および
５０４を作動させ、レジスタ５０６および５０８
がこれらマルチプレクサからのドライブチヤネル
およびチエツクチヤネルに対するデータおよびデ
ータ有効信号をそれぞれ受信する。各ラツチ５０
６および５０８にクロツク挿入されるデータおよ
びデータ有効信号はドライブ制御部分２４ｂに供
給するためにライン５１０および５１２で利用で
き、そして同様に制御装置のチエツクチヤネルに
対するラツチ５０８からのライン５１４および５
１６で利用できる。 データ受信機４９８および５００はまた、プロ
セツサ・モジユールの別の装置、一般的には
CPUからの命令および指令情報を受信すること
ができる。この情報はこれら受信機からラツチ５
０６および５０８へ転送される。第１２Ａ図にさ
らに示すように、ラツチ５０６は、ME Ａ信号
の制御のもとで、情報を指令レジスタ５１８にお
よび状態制御段５２０に転送するように接続され
ている。指令および命令情報は制御装置の動作を
制御するために指令レジスタ５１８を作動させて
異なる指令ライン５１８ａにそれぞれ指令を発生
させ、かつ状態制御段を作動させて追従Ａ設定、
追従Ｂ設定、追従Ａおよび追従Ｂの両方を設定、
ならびにリセツト設定のような制御信号を発生さ
せる。ラツチ５０８は同一組の指令レジスタおよ
び状態制御段に接続されている。 例示のバス・インターフエース部分２４ａはさ
らにＡバス４２のバス誤り導体に接続されたトラ
ンシーバ５２２（第１２Ｂ図）を有し、かつＢバ
ス４４の対応する誤り導体に接続された同様のト
ランシーバ５２４を有する。各トランシーバ５２
２，５２４からの入力誤り信号は追従Ａ論理５２
６および追従Ｂ論理５２８に供給される。前者は
追従Ａ信号および論理的補数を発生し、後者は追
従Ｂ信号および論理的補給数を発生する。これら
は許可ルート割当てマルチプレクサ４２２および
４２４、アドレスルート割当てマルチプレクサ４
８０および４８２、およびデータルート割当てマ
ルチプレクサ５０２および５０４を動作させる信
号である。誤りを生じる障害が検出されないとき
の動作の好ましい一態様においては、マルチプレ
クサ４２２，４８０および５０２はマルチプレク
サ４２４，４８２および５０４のＢバスで受信し
た信号に対する応答と同時にＡバスで受信した信
号に応答する。Ａバスに関して検出された誤りは
追従論理５２６に追従Ａ信号を不能にさせ、それ
によつてマルチプレクサ４２２，４８０および５
０２を切換えてＢバスからの入力信号をそれぞれ
の出力端子に供給させる。対応的に、Ｂバスに関
する誤りの検出は各対の他方のマルチプレクサ、
すなわちマルチプレクサ４２４，４８２および５
０４を切換える。 誤りトランシーバ５２２および５２４はまた、
動作の調停段階にありかつ両バスを追従している
ときにはいつでも、インターフエース部分内で検
出された論理誤りに対応して論理誤り回路５３０
により誤り信号をＡバスおよびＢバスにドライブ
する。この回路５３０は、調停回路５４１６およ
び４１８が矛盾する許可Ａバスおよび許可Ｂバス
信号を発生する場合に、誤りＡ設定信号および誤
りＢ設定信号を発生する。これら誤り設定信号は
トランシーバ５２２および５２４に供給するため
にレジスタ５３２および５３４に記憶される。電
力故障がクランプ信号を発生する場合には、クラ
ンプ回路５３６はトランシーバ５２２および５２
４に対する入力ラインを接地にクランプする。 第１２図に示すように、制御装置のバス・イン
ターフエース部分２４ａはバス信号を受信するた
めに絶えずオンの、ＡバスおよびＢバスからの信
号の受信機の全部とともに動作する。誤りトラン
シーバ５２２および５２４の受信機部分は、従つ
て、Ａバス誤りおよびＢバス誤り導体の信号に応
答し、システムの他の装置がこれらバス導体のい
ずれかに適当な誤り信号を供給するときにはいつ
でも、ライン５２３にＡバス誤り信号をおよび、
またはライン５２５にＢバス誤り信号を発生す
る。追従論理５２６および５２８は、代表的には
CPU１２，１４からの信号に応答して、これら
バス誤り信号に、およびバス構造体から受信した
追従命令に応答する。特に、追従論理５２６，５
２８が命令を受信して両バスに応答すると、追従
論理は追従Ａ信号および追従Ｂ信号の両方を発生
する。他の受信した命令に応答して追従論理は一
方の信号または他方の信号を発生するが、両方の
信号は発生しない。追従論理が追従Ａ信号のみを
発生しており、かつ誤りＡトランシーバ５２２が
Ａバス誤り信号をこの論理に供給すると、回路は
切換わつて追従Ｂ信号のみを発生する。逆に、論
理５２６，５２８が追従Ｂ信号のみを発生してお
り、かつトランシーバ５２４からＢバス誤り信号
を受信すると、論理は追従Ａ誤り信号のみを発生
するように切換わる。論理５２６，５２８が一方
のバスに対する追従信号のみを発生しておりかつ
他方のバスに対するバス誤り信号を受信すると、
論理は同じ一方の追従信号を発生し続ける。追従
論理５２６，５２８が同じクロツク段階において
両トランシーバ５２２および５２４からバス誤り
信号を受信した場合には、論理は追従Ａおよび追
従Ｂ信号の現状態を変化させない。この状態は
CPU１２，１４が第６図を参照して記載したよ
うに無効比較または無効パリテイを検出したとき
に生じる。その他の場合は、プロセツサ・モジユ
ール１０に対する障害状態であり、記憶装置１
６，１８はそのような誤り状態を殆んど検出して
ECC誤りを発生する。 サイクル定義およびアドレス受信機４７２およ
び４７４（第１２Ａ図）はバス構造体から受信し
たサイクル定義およびアドレス信号に応答し、そ
してアドレスマルチプレクサ４８０および４８２
に供給される追従Ａおよび追従Ｂ信号の状態に従
つてＡバスおよび、またはＢバスから受信した信
号をラツチ４９０および４９６に記憶する。同様
に、データ受信機４９８および５００はＡバスお
よびＢバスのデータならびにデータ有効およびデ
ータバリテイ信号に応答し、そしてマルチプレク
サ５０２および５０４に供給される追従信号に従
つて対応する入力データを両ラツチ５０６および
５０８に記憶する。 第１２図の制御装置２４の例示のバス・インタ
ーフエース部分はドライブ制御部分２４ｂ（第１
１図）からのアドレス信号出力をパイテイビツト
とともにアドレスドライバ４２６および４２８を
通じてＡバスおよびＢバスの両方へドライブす
る。同様に、データドライバ４４６および４４８
はドライブ制御部分２４ｂからのデータ出力をパ
イテイ発生器４５６からのパリテイビツトととも
にＡバスおよびＢバスの両方に供給する。 アドレスコンパレータ４３６（第１２Ｂ図）は
ドライバ４２６および４２８に供給される出力ア
ドレスおよびサイクル定義信号を制御装置のチエ
ツク制御手段２４ｃからの対応する信号と比較す
る。第１３図を参照して後で記載するように、ア
ドレスドライバに供給されるアドレス可能化信号
は、信号がコンパレータ４３６に供給された後の
次のクロツク段階において信号をバス構造体へド
ライブさせるために発生される。コンパレータに
供給される一組のドライブ信号が一組のチエツク
信号と全く同じに比較しない場合には、アドレス
ドライバは可能化されない。この作用は制御装置
２４が潜在的に障害のある情報をバス構造体に供
給することを防止する。 同じ態様で、データコンパレータ５４８はドラ
イブ制御部分がデータドライバ４４６および４４
８に供給する出力データおよび有効信号をチエツ
ク制御部分が発生する対応する信号と比較する。
無効データ比較はデータ可能化信号を禁止し、そ
れによつて潜在的に障害のあるデータがバス構造
体に供給されることを防止する。 第１２Ａ図をさらに参照して、調停回路４１６
および４１８はマルチプレクサ４２２および４２
４によつて形成されるクロスオーバーと一緒に、
正常な動作中、許可Ｃ信号と同時に許可Ｄ信号を
発生する。マルチプレクサ４２２および４２４は
３つの異なる状態で許可Ｄ信号および許可Ｃ信号
の両方を発生する。１つの状態において、両バス
は適正に機能しており、従つて追従Ａおよび追従
Ｂの両信号が存在する。この状態において、許可
Ａおよび許可Ｂの両信号はマルチプレクサが許可
Ｄおよび許可Ｃ信号を発生するために必要であ
る。追従Ａ信号だけで存在し、追従Ｂ信号が存在
しない第２の状態において、マルチプレクサは許
可Ｂ信号の状態に関係なく、許可Ａ信号に応答し
て許可Ｄおよび許可Ｃの両信号を発生する。第２
の状態は第２の状態の逆である。すなわち、追従
Ｂ信号だけが発生され、許可Ｂ信号が単独で許可
ＤおよびＣ信号を発生させる。 両追従信号が発生されるときに許可Ｄまたは許
可Ｃ信号の一方だけが発生される場合には、誤り
論理５３０（第１２Ｂ図）は誤りＡ設定または誤
りＢ設定信号のいずれかを発生する。詳しくいう
と、例示のプロセツサ・モジユール１０における
各制御装置はバス構造体の調停ラインをチエツク
する。この動作のために、誤り論理５３０は追従
Ａおよび追従Ｂの両信号が発生されたときに許可
Ｃおよび許可Ｄの２つの信号の一方のみの発生に
次の態様で応答する。次のクロツク段階において
モジユールの他の装置が動作サイクルを開始する
と、誤り論理５３０は許可信号を発生したバスに
対して誤り設定信号を発生する。例えば、通信制
御装置の調停回路４１６，４１８が許可Ｂ信号の
みを発生して許可Ａ信号を発生せず、かつ次のク
ロツク段階で通信制御装置２４またはパートナー
の装置２６以外のシステムの装置がサイスル定義
およびアドレス信号をバス構造体に供給するとき
には、誤り論理５３０は許可Ｂ信号の発生がＢバ
ス４４から受信した信号の誤りの結果であつたこ
とを報知する。従つて、誤り論理５３０は誤りＢ
設定信号を発生する。誤りＢトランシーバ５２４
はこの信号に応答してＢバス誤り信号をＢバス４
４に供給する。逆に、調停回路４１６，４１８が
許可Ｂ信号のみを発生して許可Ａ信号を発生せ
ず、かつ次のクロツク段階でシステムのどの装置
もサイクル定義およびアドレス信号をバス構造体
に供給しないときには、誤り論理５３０は許可Ａ
信号を発生しないのはＡバス４２から受信した信
号に誤りがあつた結果であつたことを報知する。
それ故、誤り論理５３０は誤りＡトランシーバ５
２２がＡバス誤り導体にドライブする誤りＡ設定
信号を発生する。 第１３図は第１２Ａ図のタイミングおよび制御
論理４２０が調停可能化、アドレス可能化、およ
びデータ可能化信号を発生することを防止するた
めのバス・インターフエース部分の別の回路を示
す。バスドライバへの可能化信号の供給を阻止す
るこの作用はインターフエース部分における誤り
の検出に応答して生じる。第１３図は制御論理４
２０におけるドライバ可能化回路５４０が制御お
よびタイミング信号に応答して、調停可能化、ア
ドレス可能化およびデータ可能化信号を発生する
ことを示すものである。ただし、障害状態に応答
してフリツプロツプ５４２がセツトされ、ブロー
クン信号を発生する場合を除く。フリツプフロツ
プ５４２からのブロークン信号はまた、ライン５
４３を通じて第１２Ｂ図の各誤りトランシーバ５
２２および５２４の送信部分にも供給され、それ
らを不能化する。フリツプフロツプ５４２は第１
１図を参照して記載したブロークンフリツプフロ
ツプ４０８と同じであることが好ましい。 フリツプフロツプ５４２をセツトしてブローク
ン信号を発生させる１つの状態は通信制御装置の
バス・インターフエース受信機４７２および４７
４がバス構造体３０から受信した信号から発生す
るサイクル定義およびアドレス信号の正当でない
相違より生じる。詳しくいうと、第１３図を参照
して、コンパータ５４４はＡバスからサイクル定
義およびアドレス信号の選択されたものを受信
し、それらをＢバスから受信した対応するサイク
ル定義およびアドレス信号と比較する。無効比較
状態に応答してコンパレータが発生するアドレ
ス・イン無効信号はORゲート５４８を介して
ANDゲート５５０に供給するためにラツチ５４
６に記憶される。 第１２Ａ図のサイクル定義アドレスデコーダ４
７６および４７８が発生するMEA信号または
MEB信号の両方ではなくていずれか一方が存在
するときに、NANDゲート５５２がまた、ORゲ
ート５４８を作動させる。ラツチ５５４および５
５６はMEAおよびMEB信号をNANDゲートに
供給するために貯える。この構成によれば、OR
ゲート５４８は、コンパレータ５４４に供給され
る２組の信号が相違するときに、または一方の
ME信号のみが発生されて他方のME信号が発生
されないときに、ANDゲート５５０に断定信号
を供給する。制御装置が両バスに応答するように
設定されたときに、すなわち追従Ａおよび追従Ｂ
の両信号が存在するときに、かつ誤りＡおよび誤
りＢのいずれの信号も発生されないときに、これ
ら状態のいずれかが生じる場合には、障害が存在
する。従つて、ANDゲート５５０に対する他の
入力は、図示するように、追従Ａ、追従Ｂ、誤り
Ａ、および誤りＢ信号である。これら４つの入力
が発生されると、ANDゲート５５０はORゲート
５４８からの断定出力に応答し、ORゲート５５
８を介してブロークンフリツプフロツプ５４２を
セツトする。 かくして、第１３図の回路は、バス・インアタ
ーフエース部分２４ａが両バスに追従するように
設定され、かついずれのバス誤り信号も存在せ
ず、それにも拘わらず２つのバスから受信したサ
イクル定義およびアドレス信号がコンパレータ５
４４およびNANDゲート５２２によつて決定さ
れるように相違するときに、ブロークン信号を発
生する。ラツチ５４６，５５４および５５６はブ
ロークン信号を発生する前に１クロツク段階の遅
延を提供して誤りＡまたは誤りＢのいずれかの信
号が発生されることを可能にする。これらラツチ
が提供する１タイシング段階の遅延中にいずれか
の誤り信号が発生される場合には、コンパレータ
５４４および、またはNANDゲート５５２が検
出する不均等は制御装置２４に障害を起させるの
ではなく、発生された誤りＡまたは誤りＢ信号を
起させる障害のあるバスの結果であると考えられ
る。それ故、いずれかの誤り信号が１タイミング
段階の遅延中発生される場合には、制御装置２４
は動作を継続し、ブロークン信号を発生しない。 第１３図のORゲート５５８はまた、アドレス
コンパレータ４３６およびデータコンパレータ４
５８（第１２Ｂ図）からの出力ライン４４２およ
び４６８を受け入れる。いずれかのコンパレータ
からの無効比較は再びORゲート５５８にブロー
クンフリツプフロツプ５４２をセツトさせる。 第１３図はORゲート５５８が制御比較信号の
補数を受信することをさらに示している。バス・
インターフエース部分２４ａは代表的には選択さ
れた制御機能をチエツクするために、選択された
制御信号を比較し、そのような制御信号の比較の
不首尾に応答してブロークン・フラツグを発生す
る。ブロークンフリツプフロツプ５４２はORゲ
ート５６０に供給されるリセツト信号またはプロ
グラム・クリア信号に応答してクリアまたはリセ
ツトされる。 フリツプフロツプ５４２からのブロークン信号
はORゲート５６２にも供給され、ORゲート５
６２はフロツプフロツプ５６４をセツトして保守
リクエスト割込み信号を発生させかつブロークン
状態の指示器をオンにさせる。ORゲート５６２
に対する他の入力はフアン故障信号および電力故
障信号である。前者の信号は温度制御用フアンが
障害を有することを指示し、後記する電力回路に
よつて発生される後者の信号は制御装置に対する
電源が故障していることを指示する。 通信制御装置 第１４図は例示の通信制御装置２４のドライブ
制御部分２４ｂ、チエツク制御部分２４ｃおよび
通信インターフエース部分２４ｄを示す。２つの
制御部分２４ｂおよび２４ｃは本質的に同一であ
る。それぞれはデータバス５７４，５７６におよ
びアドレスバス５７８，５８０にそれぞれ接続さ
れたマイクロプロセツサ５７０，５７２を有す
る。クロツク５８２，５８４は各、マイクロプロ
セツサ５７０，５７２に接続されており、RAM
５８６，５８８は各データバス５７４，５７６に
それぞれ接続されている。また、各データバス５
７４，５７６にはデータ出力レジスタ５９０，５
９２、データ入力レジスタ５９４，５９６、およ
び制御入力レジスタ５９８，６００が接続されて
いる。アドレス出力レジスタ６０２，６０４が各
データバス５７４，５７６に、および各アドレス
バス５７８，５８０にそれぞれ接続されている。 ドライブおよびチエツク制御部分２４ｂおよび
２４ｃの制御レジスタ５９８および６００は第１
２Ａ図のインターフエース部分のラツチ４９０お
よび４９６にそれぞれ記憶された制御およびアド
レス信号を受信する。制御レジスタ５９８および
６００はまた、バス・インターフエース部分内か
らの他の制御およびタイミング信号を受信し、制
御信号をバス・インターフエース部分の他の素子
に供給する。データ・イン・レジスタ５９４およ
び５９６は第１２Ａ図のデータラツチ５０６およ
び５０８に記憶された情報をそれぞれ受信する。
アドレス出力レジスタ６０２および６０４は第１
２Ｂ図のバスアドレス・ドライバ４２６および４
２８にそれぞれ接続され、データ・アウト・レジ
スタ５９０および５９２はデータドライバ４４６
および４４８に接続されている。 第１４図の簡単化した機能表示を参照して、例
示のドライブ制御部分２４ｂはアドレスバス５９
８に接続されたアドレス出力レジスタ６０６を有
し、かつデータバス５７４に接続された通信制御
レジスタ６０８、通信データ出力レジスタ６１０
および通信データ入力レジスタ６１２を有する。
同様に、チエツク制御部分２４ｃはアドレスバス
５８０に接続されたアドレス出力レジスタ６１４
を有し、かつデータバス５７６に接続されたバス
制御レジスタ６１６、通信データ出力レジスタ６
１８および通信データ入力レジスタ６０２を有す
る。 第１４図はさらに、通信バス４８を介して通信
パネル５０（第１図）に接続された通信制御装置
インターフエース部分２４ｄの機能上の表示を示
している。例示の通信バス４８は奇数導体６２２
および偶数導体６２４と指示された２つの同一組
の導体を具備するように構成されている。周辺通
信装置が一般に通信パネル５０において一方の導
体組のみに接続されている。このインターフエー
ス部分２４ｄはドライブ部分２４ｂのアドレス出
力レジスタ６０６からの信号を２つの通信バスド
ライバ６２６および６２８に供給する。一方のド
ライバは偶数アドレス導体６２２に接続され、ま
た他方のドライバは奇数アドレス導体６２４に接
続されている。アドレスレジスタ６０６からの信
号はまた、偶数アドレス・ループバツク比較機能
を行なうコンパレータ６３０に、およびコンパレ
ータ６３２に供給される。後者のコンパレータは
また、チエツク制御部分のレジスタ６１４からの
アドレス出力信号を受信する。かくして、コンパ
レータ６３２はドライブ制御部分からのアドレス
出力信号をチエツク制御部分で発生された信号と
比較する。 チエツクチヤネル・アドレス出力レジスタ６１
４からのアドレス信号はまた、奇数ドレス・ルー
プバツク比較機能を行なうコンパレータ６３４に
供給される。別のドライバ６３６が偶数アドレス
ドライバ６２６からの出力アドレス信号をループ
バツクコンパレータ６３２の別の入力に供給し、
同様のドライバ６３８が奇数バスドライバ６２８
からの出力信号を奇数アドレス・ループバツクコ
ンパレータ６３４の他方の入力に供給する。 通信バス・インターフエース部分２４ｄは同様
にドライブチヤネルレジスタ６１０からのデータ
信号出力を、通信バス４８の偶数導体組６２４に
送給するドライバ６４０に、および奇数導体組６
２２に送給するドライバ６４２に供給する。偶数
データ・ループバツクコンパレータ６４４はま
た、レジスタ６１０からのデータ信号を、および
ドライバ６４６を介して偶数データドライバ６４
０からの信号出力を受信する。奇数データ・ルー
プバツクコンオパレータ６４８はチエツクチヤネ
ルレジスタ６１８からのデータ信号出力を、ドラ
イバ６４２がドライバ６５０を介してフイードバ
ツクするときに奇数導体６２２に供給するデータ
と比較する。 さらに、通信バス４８からの制御装置２４に対
するデータ入力はデータ・イン・ドライバ６４６
および６５０を介して通信データ入力レジスタ６
１２および６２０に供給される。別のコンパレー
タ６５２は、ドライブチヤネルデータレジスタ６
１０が通信バス４８に供給するデータをチエツク
チヤネルレジスタ６１８からのデータ出力と比較
する。 通信制御装置２４は次の態様で第１４図の制御
部分２４ｂおよび２４ｃ、ならびに通信インター
フエース部分２４ｄと動作する。ドライブ制御部
分２４ｂは通信バス４８および通信パネル５０を
通じてアドレス出力レジスタ６０６からのアドレ
スおよび制御信号で通信装置をアドレスする。こ
れら信号はバス４８の奇数および偶数の両アドレ
ス導体へドライバ６２６および６２８を通じてド
ライブされる。ループバツクコンパレータ６３０
および６３４は各組のアドレスおよび制御導体に
与えられるアドレスおよび制御信号をチエツクチ
ヤネルのレジスタ６１４が発生する対応する信号
と比較する。その上、コンパレータ６３２は２つ
のレジスタ６０６および６１４の出力を比較す
る。 ２つの制御部分２４ｂおよび２４ｃから通信装
置に供給するために出力される、かつコンパレー
タ６３２および６５２によつて検出されるアドレ
ス信号のまたはデータ信号の無効比較は第１３図
のブロークンフリツプフロツプ５４２をセツトす
なわちブロークン状態に切換える誤り信号を発生
する。コンパレータ５３２および６５２からのそ
れぞれ通信アドレス誤りおよび通信データ誤り信
号は、従つて、第１３図のORゲート５５８にも
供給される。 アドレス信号のループバツクコンパレータ６３
０および６３４で検出される、およびデータ信号
のループバツクコンパレータ６４４および６４８
で検出される任意の無効ループバツク比較は障害
信号を発生する。障害信号は代表的には各データ
バス５７４および５７６にそれぞれ接続された状
態レジスタ６５４および６４６を介してデライブ
およびチエツクの両制御部分２４ｂおよび２４ｃ
に供給される。各制御部分は代表的には複数の選
択方法の１つで処理するためにそのような任意の
障害信号を状態ロケーシヨンに記憶する。例え
ば、制御装置は障害信号の場合に読取り動作また
は書込み動作を繰返すように命令され得る。代り
の動作モードは単に障害を記録するだけで動作を
継続することであり、別の動作モードは比較障害
の場合に動作を停止させることである。 読取り動作において、指定された通信装置はア
ドレス、データ、および制御信号に応答して代表
的には状態情報またはデータである情報を送出す
る。制御装置２４はこの情報をアドレスされた装
置に接続されている偶数データ導体または奇数デ
ータ導体で周辺装置から受信する。従つて１つの
データ入力ドライバ６４６および６５０は受信し
た情報をドライブチヤネルのデータ入力レジスタ
６１２およびチエツクチヤネルのデータ入力レジ
スタ６２０の両方に供給する。これらデータ入力
レジスタは奇数組の導体または偶数組の導体から
の入力データをデータバス５７４および５７６に
それぞれ結合するセレクタとして働く。 書込み動作において、アドレスおよび制御信号
をバス４８に供給する他に、ドライブ制御部分２
４ｄはデータ出力レジスタ６１０を介してデタを
両導体組のデータ導体に送出する。コンパレータ
６５２はバス４８で通信パネルに送出されている
データをチエツクチヤネルが発生する対応する信
号と比較する。その上、データ・ループバツクコ
ンパレータ６４４および６４８はバス４８に供給
されるデータと比較する。コンアレータ６４４は
ドライブチヤネルレジスタ６１０から出力される
データをの比較を行ない、またコンパレータ６４
８はチヤツクチヤネルレジスタ６１８から出力さ
れるデータとの比較を行なう。 かくして、通信制御部分インターフエース部分
２４ｄは制御部分２４ｂおよび２４ｃの動作をチ
エツクし、通信バス４８に対する出力ドライバを
チエツクし、そしてループバツクコンパレータに
より通信バスに機能をチエツクする。 通信制御装置のドライブおよびチエツクチヤネ
ルは互いにロツクッテツプ同期状態で動作する。
さらに、通信制御装置は周辺通信装置と同期して
動作し、それ故パートナーの通信制御装置２６と
ロツク−ステツプ同期状態で動作し得る。例示の
通信制御装置２４はパートナー装置とのこの同期
を、第１４図および第１５図を参照して次に記載
するように、一方の装置２４のクロツク５８２お
よび５８４をパートナー装置２６の対応するクロ
ツクと同期させることによつて、達成する。各制
御部分２４ｂ，２４ｃのクロツク５８２および５
８４はバス構造体のＸバスから受信したシステム
タイミング信号を計数する段を含む。第１５図は
通信制御装置の動作のためにタイミング信号を発
生する。第１４図の２つのクロツク５８２および
５８４ならびに計数動作のためにそれぞれに対す
るシステムタイミング入力ライン６５８を示す。
第１５図はまた、パートナーの通信制御装置２６
の対応するクロツク５８２′および５８４′を示し
ている。一方の装置のドライブおよびチエツクク
ロツク５８２および５８４は各計数期間の再開を
同期させることによつて同期される。さらに、各
通信制御装置２４，２６における対のクロツク５
８２，５８４はパートナー装置の対のクロツクと
同期され、ロツク−ステツプ同期動作を行なう。 例示の制御装置２４は第１５図に示すように、
ドライブクロツク５８２が各計数期間のまさに終
了時に発生するスロツクおよび同期信号、ならび
にチエツククロツク５８４からの対応するクロツ
クおよび同期信号をANDゲート６６０に供給す
ることによつて、この動作を提供する。ANDゲ
ート６６０に対するすべての入力信号が発生され
ると、ANDゲートはANDゲート６６４および
ORゲート６６２に供給する同期状態（In
Synch）信号を発生する。ANDゲート６６４か
らの出力信号は図示するように、２つのクロツク
５８２および５８４の再スタート入力に供給され
る。ORゲート６６２はまた、第１３図のブロー
クンフリツプフトツプ５４２で発生されるブロー
クン信号ならびに電力故障の場合にプロセツサ・
モジユール全体のバスドライバに対する入力をク
ランプするのと同じクランプ信号を受信する。 かくして、ORゲート６６２は断定出力信号を
発生する。この信号は装置２４に対しては停止状
態であるが、装置２６に対してはそうではないク
ランプ信号に応答して計数することをパートナー
装置に報知する信号であり、それ故パートナー計
数OKと呼ばれる。ORゲート６６２はまた、
ANDゲート６６０からの同期状態信号あるいは
ブロークン信号に応答してパートナー計数OK信
号を発生する。かくしてORゲート６６２からの
この信号は２つのクロツク５８２および５８４が
新しい計数期間を開始する用意ができたときに、
あるいは通信制御装置２４がこわれているとき
に、あるいはクランプ信号が発生されたときに、
存在する。パートナー計数OR信号は第１５図に
示すように、パートナーの通信装置２６のAND
ゲート６６４′の１つ入力に供給される。この
ANDゲート６６４′は制御装置２４のANDゲー
ト６６４と同じ態様でANDゲート６６０′および
ORゲート６６２′と接続されている。 かくして、装置２４においては、クロツク５８
２および５８４がANDゲート６６０で決定され
る全計数を達成したときごとに、ANDゲート６
６４はパートナー計数OK信号を受信したときに
断定クロツク再スタート信号を発生する。 いずれかの装置２４，２６がこわれた、または
クランプを発生する電力故障を受けた場合には、
パートナー装置のANDゲート６６４，６６４′
は、それに拘わらず、こわれている装置のORゲ
ート６６２，６６２′に供給されているブローク
ン信号およびクランプ信号によつてパートナー計
数OK信号を受信する。 かくして、２つのパートナー同志の通信制御装
置がこわれてなく、かつ停止されていないときに
は、各装置のクロツクはパートナー装置が２つの
ANDゲート６６０および６６０′から出力される
同期状態信号によつて決定されるように同期され
ているときにのみ新しい計数期間を開始する。一
方の装置のクランプ信号あるいはこわれた状態は
クランプされたまたはこわれた装置とは無関係
に、他方の装置を開放して新しい計数期間を開始
させる。 テープ制御装置 第１６図は第１図のテープ制御装置２８のドラ
イブ制御部分２８ｂ、チエツク制御部分２８ｃ、
およびテープインターフエース部分２８ｄを示
す。この制御装置は非同期の周辺装置、すなわち
テープ駆動機構とともに動作し、それ故、第１図
のモジユール１０のデイスク制御装置２０，２２
において使用される特徴を例示いている。第１６
図の制御装置部分は第１２図および第１３図を参
照して上記したインターフエース部分２４ｃと実
質的に同じに構成されることが好ましいバスイン
ターフエース部分２８ａ（第１図）とともに動作
する。 例示のドライブ制御部分２８ｂはアドレスおよ
び制御段７０２におよびデータ段７０４に接続さ
れたマイクロプロセツサ７００を有する。チエツ
ク制御部分２８ｃは同様にアドレスおよび制御段
７０８におよびデータ段７１０に接続されたマイ
クロプロセツサ７０６を有する。アドレズおよび
制御手段７０２および７０８ならびにデータ段７
０４および７１０は第１４図に通信制御装置部分
２４ｂおよび２４ｃに対して例示したように、デ
ータおよびアドレスバスを介してマイクロプロセ
ツサ７００，７０６に接続された、かつ関連する
制御およびタイミング論理に接続された、アドレ
ス、制御、およびデータ信号に対する多数のレジ
スタを使用する。本発明を実行するためのテープ
制御装置部分２８ｂおよび２８ｃの他の構成はこ
の分野の技術者に知られた通常の慣例に従うもの
でよく、従つてこれ以上は記載しない。 テープインターフエース部分２８ｄはアドレス
および制御信号をドライバ６８２を介してテープ
駆動機構に供給し、また、ドライバ６８４を介し
てデータ信号をバリテイ発生器６８６からのバリ
テイとともに供給する。コンパレータ６９４はド
ライブ部分２８ｂからの出力データをチエツク部
分２８ｃからの対応するデータ信号と比較する。
無効データ比較は第１３図のフリツプフロツプ５
４２をセツトすなわちブロークン状態に切換えさ
せる誤り信号をもたらす。 インターフエース部分２８ｄはバツフア６８８
を介してテープ駆動機構から状態信号を受信し、
また、バツフア６９０を介してデータ信号をバリ
テイとともに受信する。データ信号はドライブお
よびチエツク部分２８ｂおよび２８ｃのデータ段
に供給される。バリテイチエツク回路６９２はバ
ツフア６９０から受信したデータのバリテイを検
査し、障害のあるバリテイの場合には、障害信号
を発生する。この障害信号はアドレスおよび制御
段７０２および７０８に供給される。 バツフア６８８からの状態信号はドライブおよ
びチエツクチヤネルのアドレスおよび制御段７０
２および７０８の供給される。さらに、ドライバ
６８２からのアドレスおよび制御信号は、チエツ
クチヤネルのアドレスおよび制御段７０８が発生
する対応する信号と比較するためにコンパレータ
６９６に供給される。無効比較はテープ制御装置
をブロークン状態に切換える別の誤り信号を発生
する。 別のコンパレータ６９８はチエツクチヤネルデ
ータレジスタ７１０から出力されたデータ信号を
テープ駆動機構から入力されたデータと比較して
書込み比較の後の読取りを行なう。この動作のた
めに、テープ制御装置は周辺テープ駆動機構に、
通常の書込み動作に対してのようにドアイブチヤ
ネルデータ段７０４から出力されたデータを記録
するように、また、新たに記録されたデータを読
取るように、命令する。読取つたデータはデータ
入力バツフア６９０およびデータバリテイチエツ
ク回路６９２を介して送信された後、コンパレー
タ６９８の一方の入力に供給される。コンパレー
タ６９８の他方の入力は選択された時間遅延を提
供するFIFO（フアースト・イン・フアースト・ア
ウト）レジスタ６９９を介してチエツクチヤネル
データ段７１０からのデータ信号を受信する。適
正な動作中、コンパレータ６９８がFIFOレジス
タ６９９から受信するチエツクチヤネル信号はテ
ープ駆動機構から読取つた信号と同一である。誤
りの検出はアドレスおよび制御の両段７０２およ
び７０８に供給される別の状態障害を発生する。 かくして、テープ制御装置２８はバス構造体３
０と周辺のテープ駆動機構間に転送される信号に
対して、複式化されたマイクロプロセツサ７００
および７０６とともに複式化された回路、すなわ
ちドライブおよびチエツク段７０２、７０４、７
０８および７１０を提供する。テープ制御装置バ
スインターフエース部分２８ａにおける障害検出
に加えるに、この装置はテープ駆動機構から受信
したデータノバリテイを検査し、テープ駆動機構
に供給する制御信号およびアドレス信号およびデ
ータ信号を比較し、そして出力データを周辺テー
プ駆動機構からの書込み後の読取り応答と比較す
る。 バリテイからのおよび書込み後の読取り比較検
査からの障害信号はドライブおよびチエツクの両
チヤネルの回路に供給される。制御装置は、例え
ば動作を停止することおよび、または保守割込み
信号を発生すること、あるいは障害信号を記録す
るが動作は続けることを含むどのような態様が指
示されていようとも障害信号に応答することがで
きる。 第１図のモジシュール１０のデイスク制御装置
２０および同一のパートナーの装置２２は第１
１、１２Ａ、１２Ｂおよび１３図を参照して記載
したバス・インターフエース部分２０ａにより構
成できる。チエツク制御部分２０ｂおよびドライ
ブ制御部分２０ｃは第１４図および第１６図を参
照して記載した通信制御装置２４およびテープ制
御装置２８に対応する制御部分と同じでよく、通
常のデイスク制御装置の構成を使用することがで
きる。同様に、デイスクインターフエース部分２
０ｄは通信制御装置およびテープ制御装置に対し
て記載した構成を採用することができ、比較およ
び、または周期的冗長チエツク（CRC）により
障害を検査することができる。 モジユールは異なるデイスク・メモリに接続さ
れた２つのデイスク制御装置２０および２２を動
作させて各装置に接続されたデイスク・メモリ・
サブシステムに同一情報を記憶させる。しかしな
がら、一方の制御装置のみが情報を読取るために
使用され、この選択は代表的には、どのデイスク
制御装置がビジイでなくかつ最短のアクセス時間
を有するかに基ずいて行なわれる。 第１図の例示のモジユール１０はリンク制御装
置３２および３４の一方または両方を使用して他
のモジユールまたは同様のコンピユータ・プロセ
ツサと一組または両組のリンク導体４０ａおよび
４０ｂを通じて交換することができる。各例示の
リンク制御装置バス・インターフエース部分３２
ａおよび冗長制御部分３２ｂおよび３２ｃをリン
ク・インターフエース部分３２ｄとともに使用す
る。各部分はコンピユータ・プロセツサをマルチ
プロセツサ・ネツトワークにリンク結合するため
の既知の実施例に鑑みて、通信制御装置およびテ
ープ制御装置の対応する部分に対してこの中で記
載したように構成できる。 主電源 第１図のプロセツサ。モジユール１０に対する
電源サブシステムについて、モジユールの複数の
装置のバス構造体３０の異なる電源導体に対する
結線を示す第１７図をまず参照して記載する。こ
れら導体は、簡単にするために図示しない接地帰
路導体は別にして、第３図を参照して記載した背
面の例えば偶数番号の付いたレセプタクルに接続
されたすべての装置に内部電源３６ａからの動作
電力を提供する電源導体７１６を含む。同様の電
源導体７１８が内部電源３８ｂからの動作電力を
平面の奇数番号の付いたレセプタクルに接続され
た装置に提供する。別の２つの電源３６ｃおよび
３６ｄのそれぞれから図示するように両プロセツ
サ装置１２および１４に接続された電力故障導体
７２０，７２２もある。 第１７図の右側に示すように、電源３６ｃはＡ
バス４２の各導体を通常は、すなわち断定信号が
存在しない場合には、第３図を参照して記載した
ように、各導体ごとに別個の抵抗を介して正の電
源電圧に保持する。電源３６ｃはこの電圧を、内
部電源３６ａまたは内部電源３６ｂから電力処理
用ORゲート７２６を介して付勢されるコンバー
タ７２４により発生する。電源３６ｃ内の基準お
よび比較回路７２８はコンバータ７２４の出力が
選択されたスレシホールドレベル以下に降下した
ときに導体７２０にＡバス電力故障信号を発生す
る。Ｂバス４４の各導体に対して上昇電圧を発生
する電源３６ｄは同様であり、コンバータ７３０
が電力処理用ORゲート７３２によつて付勢電力
を供給され、また、基準および比較回路７３４が
導体７２２にＢバス電力故障信号を発生する。 第５Ｂ図はCPU１２のプロセツサ状態および
制御手段１３３が導体７２０および７２２のバス
電力故障信号を受信することを示している。
CPUの各信号に対する応答は対応するバスに対
するバス誤り信号を発生することである。この状
態のもとで発生された信号は１時間段階の継続時
間をもつパルスではなくて水平である。各バス電
力故障信号はまた、CPUが呼掛けることができ
る状態レジスタまたはフラツグを設定する。 この電源の構成によれば、内部電源３６ａまた
は３６ｂの故障は、プロセツサ・モジユールの装
置が奇数番号の付いた背面レセプタクルと偶数番
号の付いた背面レセプタクル間に均等に接続され
ていると仮定すると、本質的にこれら装置の半分
だけを不能化することになる。従つて、残りの装
置は完全に動作状態にある。同様に、バス電源３
６ｃまたは３６ｄの故障はＡバス４２またはＢバ
ス４４のみを不能化し、両バスを不能化しない。
それ故、モジユールの性能の質を低下させない。 第１８図はCPU１２に設けられた電力回路７
４０を示す。パートナーのCPU１４も同一の回
路を有する。この回路はバス導体７１６，７１８
（第１７図）のいずれかからの内部電力を電力入
力ライン７４２で受信する。内部モニタ７４４が
接続されている内部電源３６ａ，３６ｂが故障の
場合には、この内部モニタ７４４は内部故障警報
信号をライン７４６に発生する。この警報信号は
最高優先度の割込み信号である。CPUの応答は
警告信号がその上のすべての動作を停止する前に
きわめて重大な情報を救済する特別のルーチンを
実行することである。 電力ライン７４２により付勢される電力インバ
ータ７４８は、CPUが導体７５０ａ，７５０ｂ
および７５０ｃに必要とする異なる電源電圧、例
えば＋5V、−5V、＋12Vを発生する。同じく電力
ライン７４２により付勢される１次基準回路７５
２は別々のコンパレータ７５４ａ，７５４ｂ、７
５４ｃが各ライン７５０ａ，７５０ｂおよび７５
０ｃの電圧と比較する第１の基準電圧を発生す
る。ORゲート７５６が任意のコンパレータ７５
４から供給される無効比較信号に応答して電力故
障信号を発生する。例示の電力回路７４０は２次
基準電圧を発生する２次基準回路７５８を含む。
この２次基準電圧は１次基準回路７５２からの出
力に対してコンパレータ７６０が検査する基準電
圧である。コンパレータ７６０からの無効比較出
力はまた、ORゲート７５６にも供給され、発生
したときに電力故障信号を発生する。 機械的スイッツチ７６２がCPU１２の回路板
または他のフレームに取付けられており、CPU
が設置されたときにのみ、すなわちCPUが第２
図および第３図の背面の構造体に完全にプラグ挿
入されたときに、閉成されて２次基準回路７５８
に対する別の入力ラインを接地する。スイツチ７
６２はCPU１２が完全にプラグ挿入されていな
いときに開放し、またCPUが一部分プラグから
抜けると、ただちに開放する。開放すると、スイ
ツチ７６２は２次基準回路７５８に対する接地接
続を断つ。これはコンパレータ７６０に電力故障
信号を発生する無効比較信号を発生させる。
CPU１２がコンピユータ・システムから取外す
ために、例えばサービスを施こすために、プラグ
が抜かれると、スイツチ７６２はCPUとバス構
造体３０間の電気接続が断たれる前に開放する。
すなわち、スイツチ７６２はCPUのプラグを抜
くための最初の動きで開放する。 電力故障信号を発生することに加えて、ORゲ
ート７５６は別のORゲート７６４を作動させて
警告信号を発生させ、またANDゲート７６６の
一方の入力に電力故障信号を供給する。ORゲー
ト７６４およびANDゲート７６６に対する他方
の入力は電力故障信号を受信する遅延回路７６８
からの出力である。この構成によれば、ORゲー
ト７６４は電力故障信号が発生されるや否や警告
信号を発生し、そして電力故障信号が取り除かれ
た後遅延回路７６８によつて決定される時間まで
警告信号を発生し続ける。さらに、ANDゲート
７６６は電力故障信号の開始後遅延回路７６８の
遅延期間だけクランプ信号を発生するように作動
され、このクランプ信号は故障信号とともに終了
する。 第１９図は電力故障、警告、およびクランプ信
号のこれら相対的時間関係を波形７７０ａ、７７
０ｂおよび７７０ｃでそれぞれ示す。かくして、
電力故障の場合には、電力回路７４０は電力故障
信号および警告信号を本質的に同時に発生する。
選択された遅延の後、この回路はクランプ信号を
発生する。 第１８図の回路は電力故障を検出し、そしてプ
ロセツサ・モジユールの装置の多くの回路が電力
故障および警告信号に応答して遅延期間中にかつ
電力の不能による損失が生じる前に保護処置を講
じることができるように十分に早く電力故障およ
び警告信号を発生する。クランプ信号は、動作が
もはや完全に信頼できない点にまでシステムの電
力が降下したときに、その上の動作を阻止する。 同様に、電力が復旧したときには、電力故障お
よびクランプ信号はただちに終了するが、しかし
警告信号は回路７６８の短い遅延の間継続し、シ
ステムの装置が処理動作を再開する前に完全な電
力に安定化することを可能にしている。 例示のプロセツサ・モジユールの電力故障信号
に対する応答はルーチンを開始させるための割込
み信号を発生させ、電力故障時の損失から情報を
救済することである。引続く警告信号はモジユー
ルの装置をリセツトしてモジユールを初期設定す
るために使用される同じ既知の状態に論理回路を
置く。特定例として、正常は5Vの動作電圧が
4.8Vに降下すると、第１８図の電力回路は電力
故障信号を発生し、そして警告信号を発生する。
10マイクロ秒の遅れの後、電力回路はクランプ信
号を発生する。そのときの故障の電圧は代表的に
は約4.5Vである。 上記したように、パートナーのCPU１４は第
１８図に示すのと同一の電力回路７４０を有す
る。その上、第１図のモジユール１０の各他方の
装置は、内部モニタ７４４がCPU１２および１
４以外のすべての装置から代表的には除去される
ことを除き、第１８図に示すのと同一の電力回路
を有することが好ましい。 第１８図は第１３図を参照して前記したORゲ
ート５６２およびフリツプフロツプ５６４をさら
に示す。これら論理素子はブロークン信号および
フアン故障信号に応答するばかりでなく、第１８
図の電力故障信号にも応答する。 クランプ回路 例示のプロセツサ・モジユール１０の各装置は
信号をＡバス４２およびＢバス４４に供給する各
ドライバ、または送信機に接続されたクランプ回
路を有するように上記した。このようにモジユー
ル全体に位置付けされたクランプ回路は通常は作
用しないが、しかし第１８図の電源回路で発生さ
れたクランプ信号によつてすべて作動される。バ
ス導体に接続された各ドライバ、または送信機の
出力素子はトランジスタである。第２０図はモジ
ユール１０の任意の装置における２つの上記バス
ドライブ用トランジスタ７８０および７８２を示
し、各トランジスタはコレクタがＡバス４２また
はＢバス４４の異なる導体７８４，７８６へ情報
をドライブするように接続されている。別々の抵
抗７８８，７９０が第１７図の一方のバス電源３
６ｃまたは３６ｄの電源導体と各バス導体７８４
および７８６との間に接続されている。第４図の
クランプ回路８８または９０に、あるいは例示し
たシステムの任意の他の装置のクランプ回路に設
けられている別々のクランプ用ダイオード７９
０，７９２は各ドライバトランジスタ７８０，７
８２と回路接続されており、トランジスタのベー
スをクランプ信号のドライブできない接地レベル
にクランプし、トランジスタが導通することを不
能にする。ドライバトランジスタのベースに入力
信号が存在しない場合には、バス導体は抵抗を介
して電源から供給される通常の高電圧にある。各
クランプ回路のダイオードに供給されるクランプ
信号はドライバトランジスタが受信し得る任意の
入力信号に応答することを不能にする。かくし
て、クランプ信号はドライバが第１図のプロセツ
サ・モジユール１０のバス構造体に情報を与える
ことを防止する。 かくして、上述の記載から明らかなように、前
記した目的は効率よく達成されることが理解でき
よう。本発明の範囲からの逸脱することなしに上
記構成および上述の動作シーケンスに種々の変
形、変更がなし得ることは理解されよう。従つ
て、上記記載または添付図面に示されたすべての
事柄は制限する意味ではなくて例示として解釈さ
れるべきである。 また、特許請求の範囲はこの中に記載した発明
の拘括的および特定の特徴のすべてを、および発
明の範囲についてのすべての記述をカバーするこ
とを意図していることも理解されよう。

【図面の簡単な説明】

第１図は本発明によるコンピユータ・システム
の一例を示すブロツク図、第２図は第１図のコン
ピユータ・システムのバス構造体の動作を説明す
る一組のタイミング波形図、第３図は第１図のシ
ステムに使用するための調停回路の一例を示す構
成図、第４図は第１図のシステムのCPUの一例
を示す機能的ブロツク図、第５Ａおよび第５Ｂ図
は本発明による１つのCPUのブロツク回路図、
第６図は第５Ａおよび第５Ｂ図のCPUの動作を
説明するタイミング波形図、第７図および第８図
は第５Ａおよび第５Ｂ図のCPUの動作シーケン
スを説明する流れ図、第９図は本発明による記憶
装置の一例を示すブロツク回路図、第１０図は本
発明による記憶装置制御論理の一例を示すブロツ
ク回路図、第１１図は本発明による制御装置の一
例の標準のインターフエース部分を示すブロツク
回路図、第１２Ａおよび第１２Ｂ図は第１１図に
よるインターフエース部分の一例を示すブロツク
回路図、第１３図は第１２Ａおよび１２Ｂ図のイ
ンターフエース部分に対する制御回路の一例を示
すブロツク回路図、第１４図は本発明による通信
制御装置の制御部分およびインターフエース部分
の一例を示すブロツク回路図、第１５図は本発明
による一対の通信制御装置の制御回路の一例を示
すブロツク回路図、第１６図は本発明によるテー
プ制御装置の一例を示すブロツク回路図、第１７
図は本発明による電源の一構成を示すブロツク回
路図、第１８図は本発明による電源段の一例を示
すブロツク回路図、第１９図は第１８図の回路の
動作を説明するタイミング波形図、第２０図は本
発明を実施する際に使用するためのクランプ回路
の一例を示す回路図である。 １０……プロセツサ・モジュール、１２，１４
……CPU（中央処理装置）、１６，１８……記憶
装置、２０，２２……デイスク制御装置、２４，
２６……通信制御装置、２８……テープ制御装
置、３０……共通バス構造体、３２，３４……リ
ンク制御装置、３６……主電源、３８……主クロ
ツク、４０……リンキングバス構造体、４２……
Ａバス、４４……Ｂバス、４６……Ｘバス、４８
……通信バス、５０……通信パネル、５２……デ
イスク・、メモリ、５４……テープ駆動機構。

Claims (1)

1. 【特許請求の範囲】 １ 少なくとも第１の中央処理ユニツト１２、第
   １のメモリユニツト１６、及び周辺装置５２に対
   する第１の制御ユニツト２０を含む機能ユニツト
   とを有し、該各機能ユニツトが前記他の機能ユニ
   ツトから転送される信号を受信しかつ該受信した
   信号を処理して前記他の機能ユニツトに転送する
   ための出力信号を発生するように構成された第１
   の信号処理セクシヨン（例えば、１２ａ，１６
   ａ，２０ｂ）を含み、さらに前記機能ユニツト間
   で信号を転送するためのバス手段３０を有するデ
   イジタルデータプロセツサ装置に対する情報を処
   理する方法において、少なくともある誤発生性の
   障害の場合に少なくとも一部分連続する動作を提
   供する方法が、 Ａ 前記処理、メモリ、及び周辺制御ユニツトの
   うちの選択された１つの応答を、入力信号に応
   答してかかる入力信号に対する前記選択された
   １つのユニツトの応答と同一の出力信号を発生
   する第４のユニツト１４，１８又は２２であつ
   て、前記ユニツトの他のものから転送される信
   号を受信し、該受信した信号を処理してかかる
   受信信号に対する前記選択された１つのユニツ
   トの応答と同一の出力信号を発生し、かつ該出
   力信号を前記ユニツトの他のものに転送するよ
   うに構成された第１の信号処理セクシヨンを含
   む第４のユニツト１４，１８又は２２により複
   製する段階と、 Ｂ 前記プロセツサ、メモリ、及び周辺制御ユニ
   ツト間に情報信号を転送するとともに、前記選
   択された１つのユニツトと他の前記ユニツトと
   の間、及び前記第４のユニツトと他の前記ユニ
   ツトとの間に同一の情報信号を転送する段階
   と、 Ｃ 単一のクロツク素子３８で生成された主タイ
   ミング信号を前記バス手段を介して前記すべて
   のユニツトに提供することにより、それらの動
   作のタイミングを取り、かつそれら間の通常の
   情報の転送の同期を取る段階と、 Ｄ 前記選択された１つのユニツト及び前記第４
   のユニツトのそれぞれの動作を、各ユニツトが
   他のユニツトと同じに受信する入力信号に応答
   してチエツクし、該ユニツトのいずれかの動作
   の障害を検出する障害チエツク動作段階であつ
   て、該チエツク動作段階が (i) 前記選択された１つのユニツト及び第４
   のユニツトのそれぞれが受信した信号の処理
   を複製する段階を含み、該複製段階が前記ユ
   ニツトの他のものから転送される信号を少な
   くとも受信し、かつ前記選択された１つのユ
   ニツト及び第４のユニツトのそれぞれの第１
   の信号処理セクシヨンと同期状態でかつ実質
   的に同じに該信号を処理するように構成され
   た第２の信号処理セクシヨン１２ｂにより行
   われるものであり、 (ii) 前記選択された１つのユニツト及び第４の
   ユニツト各々の前記第１の信号処理セクシヨ
   ンの出力を同じユニツト内の第２の信号処理
   セクシヨンのチエツク出力と比較し、 (iii) 両者の差異があつた時に障害として検出す
   ることよりなり、 Ｅ 前記選択された１つのユニツト及び第４のユ
   ニツトのいずれかの障害の検出に応答して、障
   害があるとして検出されたユニツトが前記ユニ
   ツトの他のものに情報信号を供給することを禁
   止する段階、 とからなることを特徴とする情報処理方法。 ２ 前記複製段階が前記選択された１つのユニツ
   ト及び第４のユニツトのそれぞれを作動させて互
   いに同期した出力信号を発生する段階を含み、ま
   た前記転送する段階がこれらの出力信号を同時に
   前記選択された１つのユニツトと他のユニツトの
   間で及び第４のユニツトと他のユニツトの間で転
   送するものである特許請求の範囲第１項記載の方
   法。 ３ 前記選択された１つのユニツト及び第４のユ
   ニツトのそれぞれに対する前記障害チエツク動作
   を、そのユニツトによつて発生された信号を前記
   バス手段に転送するのと同時に実行する段階と、 検出された障害の状態に応答して、前記ユニツ
   トの他のものに該障害の検出についての信号を送
   り、検出された障害が生じたタイミングサイクル
   の間、障害のない複製のユニツトにより実行され
   る信号の転送を繰返す段階、 とをさらに含む特許請求の範囲第１項又は第２項
   に記載の方法。 ４ 前記選択された１つのユニツト及び第４のユ
   ニツトのそれぞれにおける前記障害チエツク動作
   を、そのユニツトから発生された信号を転送する
   前に行う段階と、 障害の検出に応答して障害のあるユニツトによ
   る信号の転送を禁止する段階、 とをさらに含む特許請求の範囲第１項乃至第３項
   のいずれかに記載の方法。 ５ 前記バス手段は第１及び第２の複製バス４
   ２，４４を含んでおり、前記ユニツト間で転送さ
   れている少なくともある情報信号を、該ある情報
   信号のすべてを前記ユニツトのすべてに供給する
   ようにそれぞれ構成されている前記第１及び第２
   の複製バス４２，４４の任意のものに供給する段
   階をさらに含む特許請求の範囲第１項乃至第４項
   のいずれかに記載の方法。 ６ 前記処理、メモリ及び制御ユニツトのそれぞ
   れにおいて、前記第１及び第２のバスの選択され
   たものからのみの信号を受信する段階と、 該各処理、メモリ及び制御ユニツトからの同一
   の信号を前記第１及び第２の両バスに同期させて
   伝送する段階、 とをさらに含む特許請求の範囲第５項記載の方
   法。 ７ 前記機能ユニツトの少なくとも選択されたも
   のを、障害のない前記第１及び第２のバスの一方
   の情報転送信号にのみ応答するように条件付ける
   段階をさらに含む特許請求の範囲第５項記載の方
   法。 ８ 少なくとも第１の中央処理ユニツト１２、第
   １のメモリユニツト１６、及び周辺装置５２に対
   する第１の制御ユニツト２０を含む複数の機能ユ
   ニツトを有し、該各機能ユニツトが前記他の機能
   ユニツトから転送される信号を受信しかつ該受信
   した信号を処理して前記他の機能ユニツトに転送
   するための出力信号を発生するように構成された
   第１の信号処理セクシヨン１２ａ，１６ａ，２０
   ｂを含み、さらに少なくとも前記機能ユニツト間
   で信号を転送するように構成されたバス手段３０
   を有するデイジタルデータプロセツサ装置におい
   て、 Ａ 前記バス手段を通じて前記機能ユニツトに与
   えられるタイミング信号をこれら機能ユニツト
   に提供してそれらの動作のタイミングを取り、
   かつそれら間の通常の情報の転送の同期を取る
   システムロツク３８と、 Ｂ 前記機能ユニツトの他のものとの間で情報を
   転送するように前記バス手段に接続された第４
   の機能ユニツト１４，１８又は２２であつて、
   前記処理、メモリ、及び周辺制御ユニツトのう
   ちの選択された１つを複製するとともに、前記
   バス手段で転送される信号を受信し、該受信し
   た信号を処理してかかる受信信号に対する前記
   選択された１つのユニツトの応答と同じ出力信
   号を発生するように構成された第１の信号処理
   セクシヨンを含み、さらに前記バス手段から動
   作タイミング信号を受信するように前記バス手
   段に接続されている第４の機能ユニツト１４，
   １８又は２２と、 Ｃ 前記選択された１つのユニツト及び前記第４
   のユニツトのそれぞれの動作を、前記バス手段
   から同じに各ユニツト供給される信号に応答し
   てチエツクし、任意のユニツトの障害を決定す
   るための障害検出手段１２ｂ，１２ｆ，１６
   ｂ，１６ｅ，２０ｃであつて、少なくとも前記
   バス手段で転送される信号を受信し、かつ前記
   選択された１つのユニツト及び第４のユニツト
   のそれぞれの第１の信号処理セクシヨンと同期
   状態でかつ実質的に同じに該受信信号を処理す
   るように構成された第２の信号処理セクシヨン
   を含む障害検出手段１２ｂ，１２ｆ，１６ｂ，
   １６ｅ，２０ｃであつて、前記障害検出手段は
   前記選択された１つのユニツト及び第４のユニ
   ツトの各々において第１の信号処理セクシヨン
   の出力を第２の信号処理セクシヨン１２ｂのチ
   エツク出力と比較する比較手段を含んでおり、 Ｄ 該障害検出手段と接続され、前記選択された
   １つのユニツト及び第４のユニツトのいずれか
   の障害の前記障害検出手段による検出に応答し
   て、障害があるとして検出されたユニツトが前
   記バス手段に障害がある信号を供給することを
   禁止する論理手段１２ｆ，１６ｅ，２０ａ とを具備することを特徴とするデイジタルデータ
   プロセツサ装置。 ９ 前記障害検出手段が、他のユニツトに転送す
   るため前記選択された１つのユニツト及び第４の
   ユニツトのそれぞれに用意されている情報をチエ
   ツクし、前記論理手段が、転送のために用意され
   ている前記情報に障害があることを検出したこと
   に応答して、障害があるとして検出されたユニツ
   トによる情報の転送を禁止する特許請求の範囲第
   ８項記載の装置。 １０ 前記障害検出手段が、他のユニツトに情報
   を転送するのと実質的に同時に前記選択された１
   つのユニツト及び第４のユニツトのそれぞれの情
   報をチエツクし、前記論理手段が、前記情報に障
   害があることを検出したことに応答して、前記ユ
   ニツトの他のものに該障害の検出についての信号
   を送り、障害のない複製のユニツトによつてその
   情報の転送を繰返す特許請求の範囲第８項記載の
   装置。 １１ 前記機能ユニツトに動作電力を供給する供
   給手段３６と、少なくとも前記選択された１つの
   ユニツト及び第４のユニツトのそれぞれにおける
   前記動作電力のレベルにそれぞれ応答して、前記
   選択された１つのユニツト及び第４のユニツトの
   任意のものを、そのユニツトにおける前記動作電
   力が選択された供給条件より低い場合に、前記バ
   スに情報転送信号を供給しないように条件付ける
   電力論理手段とを含む特許請求の範囲第８項記載
   の装置。 １２ 前記バス手段３０が、前記機能ユニツトの
   任意の１つにより前記バス手段で転送された任意
   の情報をすべての前記機能ユニツトに供給するた
   めの前記機能ユニツトの全部に共通のバス導体４
   ２，４４を含む特許請求の範囲第８項乃至第１１
   項のいずれかに記載の装置。 １３ 前記バス手段が、少なくとも第１及び第２
   の冗長バス４２，４４を含み、該各冗長バスがす
   べての前記機能ユニツト間で信号を転送するよう
   に構成され、かつ前記すべてのユニツトに前記ユ
   ニツトの任意のものによつて前記バス手段に転送
   される情報を供給するように構成されており、前
   記論理手段が、前記第１及び第２のバスにいかな
   る障害も検出されないことに応答して、少なくと
   も選択された情報の転送を前記両方のバスで同じ
   に、かつ同時に行なうとともに、前記バスの一方
   に障害が検出されたことに応答して、前記バスの
   他方で独占的に情報の転送を行なうように前記ユ
   ニツトを条件付け、前記ユニツト及び前記バスに
   接続された障害検出手段３２０，３２６，３２８
   が前記バスの障害をチエツクするため前記ユニツ
   トと前記バスとの間で転送される情報をチエツク
   する特許請求の範囲第８項乃至第１２項のいずれ
   かに記載の装置。 １４ 前記障害検出手段が、前記ユニツトから前
   記バスに選択された情報を転送するのと実質的に
   同時に前記選択された情報をチエツクし、前記論
   理手段が、前記選択された情報に障害を検出した
   ことに応答して、前記ユニツトの他のものに該障
   害の検出についての信号を送り、その情報の転送
   を繰返す特許請求の範囲第１３項記載の装置。 １５ 前記論理手段が、前記選択された１つのユ
   ニツト及び前記第４のユニツトの任意のものから
   前記第１及び第２のバスの任意のものに転送され
   ている情報に障害が検出されたことに応答して、
   その障害が検出されたユニツトが前記第１及び第
   ２のバスのどれにも信号を供給しないように禁止
   する手段を含む特許請求の範囲第１３項記載の装
   置。 １６ 前記バス手段の第３のバス４６が、障害が
   検出されない場合及び検出された場合の両方にお
   いて前記ユニツトの全部に制御信号を提供する特
   許請求の範囲第13項記載の装置。 １７ 前記各ユニツトにおける前記障害検出手段
   がそのユニツトにおける障害の検出に応答して、
   該障害の検出についての信号を、前記ユニツトの
   他のものに転送するために、前記第３のバスに供
   給する特許請求の範囲第１６項記載の装置。 １８ 前記論理手段が、いかなる障害も検出され
   ないことに応答して、前記選択された１つのユニ
   ツト及び第４のユニツトの両方から前記両方のバ
   スで少なくとも１つの方向に情報の転送を行なう
   ための手段と、前記選択された１つのユニツト及
   び第４のユニツトの一方の障害の検出に応答し
   て、そのユニツトがいずれかの前記バスに情報転
   送信号を駆動できないようにするための手段と、
   前記一方のバスの障害の検出に応答して、前記他
   方のバスの情報転送信号にのみ応答するように前
   記ユニツトの全部を条件付けるための手段とを含
   む特許請求の範囲第１３項乃至第１５項のいずれ
   かに記載の装置。 １９ 少なくとも前記選択された１つのユニツト
   及び第４のユニツトに動作電力を供給する供給手
   段３６と、前記選択された１つのユニツト及び第
   ４のユニツトのそれぞれにおける前記動作電力の
   レベルにそれぞれ応答して、かかるユニツトを、
   そのユニツトにおける前記動作電力が選択された
   供給条件より低い場合に、前記バスに情報転送信
   号を供給できないようにする電力論理手段とを含
   む特許請求の範囲第１８項記載の装置。 ２０ Ａ すべての前記ユニツトに接続され、前
   記ユニツト間の制御信号の転送を行なう第３の
   バス４６を含み、 Ｂ 前記選択された１つのユニツト及び第４のユ
   ニツトのそれぞれが第１及び第２の信号処理セ
   クシヨンを含み、各セクシヨンが前記第３のバ
   スから並びに前記第１及び第２の任意のものか
   ら信号を受信し、該受信信号を処理して前記バ
   ス手段に供給するための出力信号を発生するよ
   うに構成されている、特許請求の範囲第１８項
   記載の装置。 ２１ Ａ 前記選択された１つのユニツト及び第
   ４のユニツトの両方が中央処理ユニツト、メモ
   リユニツト、及び周辺装置用制御ユニツトの機
   能ユニツトから選択され、 Ｂ 前記論理手段が、前記選択された１つのユニ
   ツト及び第４のユニツトのいずれにも障害条件
   が検出されない場合に、それらユニツトを相互
   にロツク・ステツプ同期して動作させるための
   手段を含む特許請求の範囲第１８項記載の装
   置。 ２２ 前記選択された１つのユニツト及び第４の
   ユニツトの両方が非同期装置用の制御ユニツトで
   あり、前記論理手段が、前記選択された１つのユ
   ニツト及び第４のユニツトのいずれにも障害条件
   が検出されない場合に、前記バス手段から実質的
   に同一の情報転送信号を受信するようにこれらユ
   ニツトを動作させるための手段を含む特許請求の
   範囲第１８項記載の装置。 ２３ 前記論理手段が、前記両方のバスに生じる
   情報の転送を、これらバス間において完全同期で
   行なうための手段を含む特許請求の範囲第１８項
   記載の装置。 ２４ 前記各ユニツトの前記障害検出手段が、そ
   のユニツトにおける障害の検出に応答して、少な
   くとも１つの誤り報知信号を発生して少なくとも
   １つの誤り報知信号を他のユニツトに転送するた
   めに前記各バスに供給する特許請求の範囲第１８
   項記載の装置。 ２５ すべての前記ユニツトに接続され、前記第
   １及び第２のバスの信号とは異なる信号をこれら
   ユニツトに供給するための導体バス４６を含む特
   許請求の範囲第18項記載の装置。 ２６ 前記導体バスの導体に動作電力を供給する
   電力供給手段３６と、前記導体バスの導体にタイ
   ミング信号を供給するプロセツサタイミング手段
   ３８とを含む特許請求の範囲第２５項記載の装
   置。 ２７ 前記第２のバスの障害の検出を報知するた
   めの第１のバス誤り信号を前記導体バスの導体に
   供給するための手段を前記障害検出手段に含む特
   許請求の範囲第２５項記載の装置。 ２８ 前記機能ユニツトに動作電力を供給する供
   給手段３６と、少なくとも各ユニツトにおける前
   記動作電力のレベルに応答して、各ユニツトを、
   そのユニツトにおける前記動作電力が選択された
   供給条件より低い場合に、前記バスに情報転送信
   号を供給できないようにする電力論理手段とを含
   む特許請求の範囲第１８項記載の装置。 ２９ 前記供給手段が前記各ユニツトに関連し
   た、かつそのユニツトに動作電力を供給するため
   の別個の電力供給段３６ａ，３６ｂを含み、前記
   電力論理手段が、前記各ユニツトに関連し、かつ
   そのユニツトと関連した電力供給段に接続された
   別個の電力論理段を含む特許請求の範囲第２８項
   記載の装置。 ３０ 前記第４の機能ユニツトによつて複製され
   ない第２の選択されたユニツトを複製する少なく
   とも第５の機能ユニツトと、動作電力を前記選択
   された１つのユニツト及び前記第２の選択された
   ユニツトに供給するように接続された第１の電力
   供給手段と、動作電力を前記第４のユニツト及び
   第５のユニツトに供給するように接続された第２
   の電力供給手段とを含み、前記第１及び第２の電
   力供給手段のそれぞれが互いに独立に動作するよ
   うに構成されている特許請求の範囲第１８項記載
   の装置。