JPH0537349A - Ｅｃｌ論理回路 - Google Patents
Ｅｃｌ論理回路Info
- Publication number
- JPH0537349A JPH0537349A JP18850391A JP18850391A JPH0537349A JP H0537349 A JPH0537349 A JP H0537349A JP 18850391 A JP18850391 A JP 18850391A JP 18850391 A JP18850391 A JP 18850391A JP H0537349 A JPH0537349 A JP H0537349A
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- capacitance
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- logic circuit
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Abstract
(57)【要約】
【構成】複数の容量素子Ｃ４１〜Ｃ４６，Ｃ５１〜Ｃ５
６と、これを切換えあるいは組合せて容量値を可変する
容量可変手段である配線Ｂ４１，Ｂ５１とからなる可変
容量４，５を備える。 【効果】ゲートアレイ等のカスタムＬＳＩで使用する場
合において、最適値となるよう調整できるので、出力波
形の立上りと立下りの波形のバランスをとることにより
遅延時間を短縮できる。タイミングのスキューずれを低
減することができる。
６と、これを切換えあるいは組合せて容量値を可変する
容量可変手段である配線Ｂ４１，Ｂ５１とからなる可変
容量４，５を備える。 【効果】ゲートアレイ等のカスタムＬＳＩで使用する場
合において、最適値となるよう調整できるので、出力波
形の立上りと立下りの波形のバランスをとることにより
遅延時間を短縮できる。タイミングのスキューずれを低
減することができる。
Description
【０００１】
【産業上の利用分野】本発明はＥＣＬ論理回路に関し、
特にゲートアレイ等のカスタム集積回路用として好適な
ＥＣＬ論理回路に関する。
特にゲートアレイ等のカスタム集積回路用として好適な
ＥＣＬ論理回路に関する。
【０００２】
【従来の技術】従来のＥＣＬ（Ｅｍｉｔｔｅｒ−Ｃｏｕ
ｐｌｅｄ Ｌｏｇｉｃ）論理回路は、図２に示すよう
に、入力Ｉと基準電圧ＶＲとがそれぞれ入力されエミッ
タを共通接続したトランジスタＱ１，Ｑ２と負荷抵抗Ｒ
１，Ｒ２と定電流源Ｊ１とからなる電流切換スイッチ回
路１と、トランジスタＱ３とエミッタの抵抗Ｒ３とから
なるエミッタフォロア型の出力回路６と、トランジスタ
Ｑ４とエミッタの抵抗Ｒ４とからなるエミッタフォロア
型の出力回路７とを備えて構成されていた。
ｐｌｅｄ Ｌｏｇｉｃ）論理回路は、図２に示すよう
に、入力Ｉと基準電圧ＶＲとがそれぞれ入力されエミッ
タを共通接続したトランジスタＱ１，Ｑ２と負荷抵抗Ｒ
１，Ｒ２と定電流源Ｊ１とからなる電流切換スイッチ回
路１と、トランジスタＱ３とエミッタの抵抗Ｒ３とから
なるエミッタフォロア型の出力回路６と、トランジスタ
Ｑ４とエミッタの抵抗Ｒ４とからなるエミッタフォロア
型の出力回路７とを備えて構成されていた。
【０００３】次に、従来のＣＭＬ論理回路の動作につい
て説明する。
て説明する。
【０００４】近年のＬＳＩにおける高集積度化の動向に
伴なって、この種のＥＣＬ論理回路も低消費電力化が要
求されてきている。また、半導体チップの大型化によ
り、入出力回路に接続される配線長も長くなり、したが
って、配線容量が増大する傾向にある。これらの要因に
より、ＥＣＬ論理回路は駆動能力の増大を要求されるよ
うになってきている。
伴なって、この種のＥＣＬ論理回路も低消費電力化が要
求されてきている。また、半導体チップの大型化によ
り、入出力回路に接続される配線長も長くなり、したが
って、配線容量が増大する傾向にある。これらの要因に
より、ＥＣＬ論理回路は駆動能力の増大を要求されるよ
うになってきている。
【０００５】この従来のＥＣＬ論理回路は、出力回路
６，７の出力Ｏ１，Ｏ２において、出力波形の立上りに
比較して立下りが緩やかかになるという傾向があった。
この理由は、エミッタフォロア型の出力回路６，７の出
力Ｏ１，Ｏ２に接続された配線容量等の負荷容量に蓄積
された電荷を放電する時間が、低消費電力化による駆動
能力の低下と、高負荷容量のために長くなってきている
ことによる。この結果、出力波形における立上り時間と
立下り時間とのアンバランスを発生し、両者の平均で表
す遅延時間を増大させるということになる。
６，７の出力Ｏ１，Ｏ２において、出力波形の立上りに
比較して立下りが緩やかかになるという傾向があった。
この理由は、エミッタフォロア型の出力回路６，７の出
力Ｏ１，Ｏ２に接続された配線容量等の負荷容量に蓄積
された電荷を放電する時間が、低消費電力化による駆動
能力の低下と、高負荷容量のために長くなってきている
ことによる。この結果、出力波形における立上り時間と
立下り時間とのアンバランスを発生し、両者の平均で表
す遅延時間を増大させるということになる。
【０００６】以上の問題点を解決する従来のＥＣＬ論理
回路の第二の例として、図３に示すような回路が提案さ
れている。
回路の第二の例として、図３に示すような回路が提案さ
れている。
【０００７】図３において、図２に示す回路との相違点
は、エミッタフォロア型の出力回路６，７の代りに、ト
ランジスタＱ５，Ｑ６を縦続接続した能動負荷回路を有
する出力回路２と、トランジスタＱ７，Ｑ８とからなる
同様の出力回路３とを備えている。
は、エミッタフォロア型の出力回路６，７の代りに、ト
ランジスタＱ５，Ｑ６を縦続接続した能動負荷回路を有
する出力回路２と、トランジスタＱ７，Ｑ８とからなる
同様の出力回路３とを備えている。
【０００８】出力回路２のトランジスタＱ６のベースに
は、バイアス電源Ｂ１と電流切換スイッチ回路１のトラ
ンジスタＱ２のコレクタが容量Ｃ１を介して接続されて
いる。また、出力回路３のトランジスタＱ８のベースに
は、バイアス電源Ｂ２と電流切換スイッチ回路１のトラ
ンジスタＱ１のコレクタが容量Ｃ２を介して接続されて
いる。すなわち、出力回路２のエミッタフォロアのトラ
ンジスタＱ５のベース入力と逆極性の入力がトランジス
タＱ５の能動負荷であるトランジスタＱ６のベースに容
量Ｃ１を介して結合されている。出力回路３についても
同様である。
は、バイアス電源Ｂ１と電流切換スイッチ回路１のトラ
ンジスタＱ２のコレクタが容量Ｃ１を介して接続されて
いる。また、出力回路３のトランジスタＱ８のベースに
は、バイアス電源Ｂ２と電流切換スイッチ回路１のトラ
ンジスタＱ１のコレクタが容量Ｃ２を介して接続されて
いる。すなわち、出力回路２のエミッタフォロアのトラ
ンジスタＱ５のベース入力と逆極性の入力がトランジス
タＱ５の能動負荷であるトランジスタＱ６のベースに容
量Ｃ１を介して結合されている。出力回路３についても
同様である。
【０００９】この結果、出力回路２，３のエミッタフォ
ロアのトランジスタＱ５，Ｑ７のベースに、立下り信号
が印加されると同時に、能動負荷トランジスタＱ６，Ｑ
８のベースに逆相出力の立上り信号が容量Ｃ１，Ｃ２を
それぞれ介して印加される。したがって、トランジスタ
Ｑ５，Ｑ７は過度的に大きなエミッタ電流を流すので、
これにより負荷容量に蓄積された電荷を強制的に放電
し、立下り時間を短縮しようというものである。すなわ
ち、容量Ｃ１，Ｃ２はスピードアップ用として機能する
ことになる。
ロアのトランジスタＱ５，Ｑ７のベースに、立下り信号
が印加されると同時に、能動負荷トランジスタＱ６，Ｑ
８のベースに逆相出力の立上り信号が容量Ｃ１，Ｃ２を
それぞれ介して印加される。したがって、トランジスタ
Ｑ５，Ｑ７は過度的に大きなエミッタ電流を流すので、
これにより負荷容量に蓄積された電荷を強制的に放電
し、立下り時間を短縮しようというものである。すなわ
ち、容量Ｃ１，Ｃ２はスピードアップ用として機能する
ことになる。
【００１０】ここで、出力回路２，３の出力波形は、エ
ミッタフォロアのトランジスタＱ５，Ｑ７の負荷容量
と、電流切換スイッチ回路１との結合用の容量Ｃ１，Ｃ
２とに依存する。すなわち、立下り動作においては負荷
容量に蓄積した電荷を強制的に放電するよう十分な電流
を供給できる結合容量Ｃ１，Ｃ２を確保する必要があ
る。一方、この容量Ｃ１，Ｃ２が過大であると、これを
駆動する電流切換スイッチ回路１のトランジスタＱ１，
Ｑ２のコレクタ出力に対する負荷が重くなり、これらの
出力の立上り時間および立下り時間が増大してしまう。
このように、容量Ｃ１，Ｃ２には、最適値が存在する。
ミッタフォロアのトランジスタＱ５，Ｑ７の負荷容量
と、電流切換スイッチ回路１との結合用の容量Ｃ１，Ｃ
２とに依存する。すなわち、立下り動作においては負荷
容量に蓄積した電荷を強制的に放電するよう十分な電流
を供給できる結合容量Ｃ１，Ｃ２を確保する必要があ
る。一方、この容量Ｃ１，Ｃ２が過大であると、これを
駆動する電流切換スイッチ回路１のトランジスタＱ１，
Ｑ２のコレクタ出力に対する負荷が重くなり、これらの
出力の立上り時間および立下り時間が増大してしまう。
このように、容量Ｃ１，Ｃ２には、最適値が存在する。
【００１１】クロックの分配のように、チップ間におい
て、タイミングのスキューずれが許されないような用途
にこの回路を用いるような場合には、通常、クロック分
配用の配線は、全てのチップに対しても等長となるよう
に配線し、負荷容量をできるだけ均一としてタイミング
のスキューずれを最小にするよう配慮していた。
て、タイミングのスキューずれが許されないような用途
にこの回路を用いるような場合には、通常、クロック分
配用の配線は、全てのチップに対しても等長となるよう
に配線し、負荷容量をできるだけ均一としてタイミング
のスキューずれを最小にするよう配慮していた。
【００１２】しかし、ゲートアレイのようなカスタムＬ
ＳＩにおいては、ユーザの要求による機能ブロックの配
置が優先されるので、このようなクロック分配配線を等
長とすることは困難であり、したがって、タイミングの
スキューずれが増大する要因となっていた。また、製造
プロセス上のばらつき等により、異なるチップにおける
結合容量Ｃ１，Ｃ２の容量値が異なることも、同様に、
タイミングのスキューずれが増大する要因となってい
た。
ＳＩにおいては、ユーザの要求による機能ブロックの配
置が優先されるので、このようなクロック分配配線を等
長とすることは困難であり、したがって、タイミングの
スキューずれが増大する要因となっていた。また、製造
プロセス上のばらつき等により、異なるチップにおける
結合容量Ｃ１，Ｃ２の容量値が異なることも、同様に、
タイミングのスキューずれが増大する要因となってい
た。
【００１３】
【発明が解決しようとする課題】上述した従来のＥＣＬ
論理回路は、スピードアップ用の結合容量の容量値が固
定であるため、ゲートアレイのようなカスタムＬＳＩで
使用する場合には、負荷に対応する最適値となるとは限
らないので、出力波形の立上りと立下りの波形がアンバ
ランスとなることにより遅延時間を増大させたり、タイ
ミングのスキューずれを増大させたりするという欠点を
有していた。
論理回路は、スピードアップ用の結合容量の容量値が固
定であるため、ゲートアレイのようなカスタムＬＳＩで
使用する場合には、負荷に対応する最適値となるとは限
らないので、出力波形の立上りと立下りの波形がアンバ
ランスとなることにより遅延時間を増大させたり、タイ
ミングのスキューずれを増大させたりするという欠点を
有していた。
【００１４】
【課題を解決するための手段】本発明のＥＣＬ論理回路
は、エミッタが共通接続されそれぞれコレクタに負荷抵
抗を有する第一および第二のトランジスタからなる電流
切換スイッチ回路と、前記第一のトランジスタのコレク
タの出力をベースに入力しエミッタから出力する第三の
トランジスタからなるエミッタフォロアと、前記エミッ
タフォロアの能動負荷として第三のトランジスタのエミ
ッタにコレクタが接続された第四のトランジスタと、前
記第四のトランジスタのベースに前記第二のトランジス
タのコレクタの出力を結合する容量とを備えたＥＣＬ論
理回路において、前記容量はそれぞれ予め定めた容量値
の第一，第二の容量素子と、前記第一，第二の容量素子
を切換えあるいは組合せて容量値を可変する容量可変手
段とを備えて構成されている。
は、エミッタが共通接続されそれぞれコレクタに負荷抵
抗を有する第一および第二のトランジスタからなる電流
切換スイッチ回路と、前記第一のトランジスタのコレク
タの出力をベースに入力しエミッタから出力する第三の
トランジスタからなるエミッタフォロアと、前記エミッ
タフォロアの能動負荷として第三のトランジスタのエミ
ッタにコレクタが接続された第四のトランジスタと、前
記第四のトランジスタのベースに前記第二のトランジス
タのコレクタの出力を結合する容量とを備えたＥＣＬ論
理回路において、前記容量はそれぞれ予め定めた容量値
の第一，第二の容量素子と、前記第一，第二の容量素子
を切換えあるいは組合せて容量値を可変する容量可変手
段とを備えて構成されている。
【００１５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１６】図１は本発明のＥＣＬ論理回路の一実施例
を示すブロック図である。
を示すブロック図である。
【００１７】本実施例のＥＣＬ論理回路は、図１に示す
ように、入力Ｉと基準電圧ＶＲとがそれぞれ入力されエ
ミッタを共通接続したトランジスタＱ１，Ｑ２と負荷抵
抗Ｒ１，Ｒ２と定電流源Ｊ１とからなる電流切換スイッ
チ回路１と、トランジスタＱ５，Ｑ６を縦続接続した能
動負荷回路を有する出力回路２と、トランジスタＱ７，
Ｑ８とからなる同様の出力回路３とを備えて構成されて
いる。
ように、入力Ｉと基準電圧ＶＲとがそれぞれ入力されエ
ミッタを共通接続したトランジスタＱ１，Ｑ２と負荷抵
抗Ｒ１，Ｒ２と定電流源Ｊ１とからなる電流切換スイッ
チ回路１と、トランジスタＱ５，Ｑ６を縦続接続した能
動負荷回路を有する出力回路２と、トランジスタＱ７，
Ｑ８とからなる同様の出力回路３とを備えて構成されて
いる。
【００１８】出力回路２のトランジスタＱ６のベースに
は、バイアス電源Ｂ１と電流切換スイッチ回路１のトラ
ンジスタＱ２のコレクタが従来例のＣ１に代つて可変容
量４を介して接続されている。また、出力回路３のトラ
ンジスタＱ８のベースには、バイアス電源Ｂ２と電流切
換スイッチ回路１のトランジスタＱ１のコレクタが従来
例のＣ２に代つて可変容量５を介して接続されている。
は、バイアス電源Ｂ１と電流切換スイッチ回路１のトラ
ンジスタＱ２のコレクタが従来例のＣ１に代つて可変容
量４を介して接続されている。また、出力回路３のトラ
ンジスタＱ８のベースには、バイアス電源Ｂ２と電流切
換スイッチ回路１のトランジスタＱ１のコレクタが従来
例のＣ２に代つて可変容量５を介して接続されている。
【００１９】可変容量４，５は、それぞれ、容量値が異
なる複数の容量素子Ｃ４１〜Ｃ４６，Ｃ５１〜Ｃ５６
と、容量素子の切換えあるいは組合せにより、容量値を
可変するための配線Ｌ４１，Ｌ５１とを有している。
なる複数の容量素子Ｃ４１〜Ｃ４６，Ｃ５１〜Ｃ５６
と、容量素子の切換えあるいは組合せにより、容量値を
可変するための配線Ｌ４１，Ｌ５１とを有している。
【００２０】次に、本実施例の動作について説明する。
【００２１】可変容量４，５の調整は次のようにして行
なう。まず、ゲートアレイの設計段階で計算等により可
変容量４，５のそれぞれの所望の容量値を求める。次
に、配線工程で、所望の容量値が得られるように、配線
ＢＬ１，Ｌ４２により、容量素子を接続する。本実施例
では、可変容量４において、容量素子Ｃ４２，Ｃ４３を
並列に接続し、さらに、Ｃ４６を直列に接続して所望の
容量値を得る例を示す。また、可変容量５において、容
量素子Ｃ５２，Ｃ４３を並列に接続し、さらに、Ｃ５６
を直列に接続して所望の容量値を得る例を示す。
なう。まず、ゲートアレイの設計段階で計算等により可
変容量４，５のそれぞれの所望の容量値を求める。次
に、配線工程で、所望の容量値が得られるように、配線
ＢＬ１，Ｌ４２により、容量素子を接続する。本実施例
では、可変容量４において、容量素子Ｃ４２，Ｃ４３を
並列に接続し、さらに、Ｃ４６を直列に接続して所望の
容量値を得る例を示す。また、可変容量５において、容
量素子Ｃ５２，Ｃ４３を並列に接続し、さらに、Ｃ５６
を直列に接続して所望の容量値を得る例を示す。
【００２２】以上、本発明の実施例を説明したが、本発
明は上記実施例に限られることなく種々の変形が可能で
ある。
明は上記実施例に限られることなく種々の変形が可能で
ある。
【００２３】たとえば、容量値可変手段を配線に加えて
ヒューズを備えることにより、製造後の特性試験結果に
対応して最適容量値に調整することも、本発明の主旨を
逸脱しない限り適用できることは勿論である。
ヒューズを備えることにより、製造後の特性試験結果に
対応して最適容量値に調整することも、本発明の主旨を
逸脱しない限り適用できることは勿論である。
【００２４】
【発明の効果】以上説明したように、本発明のＥＣＬ論
理回路は、複数の容量素子とこれを切換えあるいは組合
せて容量値を可変する容量可変手段とからなる容量を備
えることにより、ゲートアレイ等のカスタムＬＳＩで使
用する場合において、最適値となるよう調整できるの
で、出力波形の立上りと立下りの波形のバランスをとる
ことにより遅延時間を短縮でき、また、タイミングのス
キューずれを低減することができるという効果を有して
いる。
理回路は、複数の容量素子とこれを切換えあるいは組合
せて容量値を可変する容量可変手段とからなる容量を備
えることにより、ゲートアレイ等のカスタムＬＳＩで使
用する場合において、最適値となるよう調整できるの
で、出力波形の立上りと立下りの波形のバランスをとる
ことにより遅延時間を短縮でき、また、タイミングのス
キューずれを低減することができるという効果を有して
いる。
【図１】本発明のＥＣＬ論理回路の一実施例を示す回路
図である。
図である。
【図２】従来のＥＣＬ論理回路の第一の例を示す回路図
である。
である。
【図３】従来のＥＣＬ論理回路の第二の例を示す回路図
である。
である。
１ 電流切換スイッチ回路 ２，３，６，７ 出力回路 ４，５ 可変容量 Ｂ１，Ｂ２ バイアス電源 Ｃ１，Ｃ２，Ｃ４１〜Ｃ４６，Ｃ５１〜Ｃ５６ 容量 Ｊ１ 定電流源 Ｌ４１，Ｌ５１ 配線 Ｑ１〜Ｑ８ トランジスタ Ｒ１〜Ｒ４ 抵抗
Claims (1)
- 【特許請求の範囲】 【請求項１】 エミッタが共通接続されそれぞれコレク
タに負荷抵抗を有する第一および第二のトランジスタか
らなる電流切換スイッチ回路と、前記第一のトランジス
タのコレクタの出力をベースに入力しエミッタから出力
する第三のトランジスタからなるエミッタフォロアと、
前記エミッタフォロアの能動負荷として第三のトランジ
スタのエミッタにコレクタが接続された第四のトランジ
スタと、前記第四のトランジスタのベースに前記第二の
トランジスタのコレクタの出力を結合する容量とを備え
たＥＣＬ論理回路において、 前記容量はそれぞれ予め定めた容量値の第一，第二の容
量素子と、 前記第一，第二の容量素子を切換えあるいは組合せて容
量値を可変する容量可変手段とを備えることを特徴とす
るＥＣＬ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18850391A JPH0537349A (ja) | 1991-07-29 | 1991-07-29 | Ｅｃｌ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18850391A JPH0537349A (ja) | 1991-07-29 | 1991-07-29 | Ｅｃｌ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0537349A true JPH0537349A (ja) | 1993-02-12 |
Family
ID=16224868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18850391A Pending JPH0537349A (ja) | 1991-07-29 | 1991-07-29 | Ｅｃｌ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0537349A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07147420A (ja) * | 1993-11-25 | 1995-06-06 | Nec Corp | 可変容量装置および該可変容量装置を有する半導体集積回路装置 |
| US6918050B2 (en) | 2000-02-04 | 2005-07-12 | Nec Corporation | Delay adjustment circuit and a clock generating circuit using the same |
-
1991
- 1991-07-29 JP JP18850391A patent/JPH0537349A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07147420A (ja) * | 1993-11-25 | 1995-06-06 | Nec Corp | 可変容量装置および該可変容量装置を有する半導体集積回路装置 |
| US6918050B2 (en) | 2000-02-04 | 2005-07-12 | Nec Corporation | Delay adjustment circuit and a clock generating circuit using the same |
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