JPH0237102B2 - - Google Patents
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- Publication number
- JPH0237102B2 JPH0237102B2 JP55176680A JP17668080A JPH0237102B2 JP H0237102 B2 JPH0237102 B2 JP H0237102B2 JP 55176680 A JP55176680 A JP 55176680A JP 17668080 A JP17668080 A JP 17668080A JP H0237102 B2 JPH0237102 B2 JP H0237102B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- transistors
- resistor
- resistors
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/901—Masterslice integrated circuits comprising bipolar technology
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は複数種類の素子が接続されて所定の機
能を有する集積回路に関する。
能を有する集積回路に関する。
一般に集積回路では、チツプ外のデバイスを駆
動するために、チツプ内の回路を駆動するよりも
駆動能力の大きな素子を必要とする場合がある。
動するために、チツプ内の回路を駆動するよりも
駆動能力の大きな素子を必要とする場合がある。
このため従来は、例えばトランジスタのパター
ンをチツプ内用のトランジスタよりも大きくして
いた。
ンをチツプ内用のトランジスタよりも大きくして
いた。
しかし、高集積化が集むにつれてパターンが複
雑化すると、同じトランジスタについてもパター
ンの大きさを異ならせることは設計の繁雑さをも
たらす。例えばチツプ内部の回路においても、一
部の回路について伝播遅延時間や、消費電力をチ
ツプ内の他の回路とは異なる所望の値に設定した
い場合等にはパターン寸法を変えなければならな
い。
雑化すると、同じトランジスタについてもパター
ンの大きさを異ならせることは設計の繁雑さをも
たらす。例えばチツプ内部の回路においても、一
部の回路について伝播遅延時間や、消費電力をチ
ツプ内の他の回路とは異なる所望の値に設定した
い場合等にはパターン寸法を変えなければならな
い。
本発明は従来のこのような欠点を解決し、設計
が容易でしかも所望の特性を容易に得ることので
きる集積回路を提供することを目的とする。
が容易でしかも所望の特性を容易に得ることので
きる集積回路を提供することを目的とする。
このような本発明の特徴は、エミツタが互いに
接続された第１、第２のトランジスタと、該第
１、第２のトランジスタのそれぞれのコレクタと
第１の電源間に接続された第１、第２の抵抗と、
該第１のトランジスタのコレクタにベースが接続
された該第１の電源にコレクタが接続された第３
のトランジスタと、該第２のトランジスタのコレ
クタにベースが接続され該第１の電源にコレクタ
が接続された第４のトランジスタと、該第３のト
ランジスタのエミツタと第２の電源間に接続され
た第３の抵抗と、該第４のトランジスタのエミツ
タと第２の電源間に接続された第４の抵抗と、該
第１、第２のトランジスタのエミツタと第２の電
源間に接続された第５のトランジスタと第５の抵
抗とを有しECL回路を構成する集積回路におい
て、前記トランジスタ及び抵抗とそれぞれ同じパ
ターン寸法のトランジスタ及び抵抗が設けられ、
トランジスタ及び抵抗のすべての素子がそれぞれ
同じパターン寸法のトランジスタ及び抵抗どうし
所定の複数個が並列に接続されて成ることにあ
る。
接続された第１、第２のトランジスタと、該第
１、第２のトランジスタのそれぞれのコレクタと
第１の電源間に接続された第１、第２の抵抗と、
該第１のトランジスタのコレクタにベースが接続
された該第１の電源にコレクタが接続された第３
のトランジスタと、該第２のトランジスタのコレ
クタにベースが接続され該第１の電源にコレクタ
が接続された第４のトランジスタと、該第３のト
ランジスタのエミツタと第２の電源間に接続され
た第３の抵抗と、該第４のトランジスタのエミツ
タと第２の電源間に接続された第４の抵抗と、該
第１、第２のトランジスタのエミツタと第２の電
源間に接続された第５のトランジスタと第５の抵
抗とを有しECL回路を構成する集積回路におい
て、前記トランジスタ及び抵抗とそれぞれ同じパ
ターン寸法のトランジスタ及び抵抗が設けられ、
トランジスタ及び抵抗のすべての素子がそれぞれ
同じパターン寸法のトランジスタ及び抵抗どうし
所定の複数個が並列に接続されて成ることにあ
る。
以下、図面を用いて本発明を説明する。
第１図は従来のECL（Emitter Coupled Logic）
回路の例を示す図で、T1〜T5はトランジスタ、
R1〜R5は抵抗、VINは信号入力端子、Vrefは第１
の基準電圧端子、VBBは第２の基準電圧端子を示
す。
回路の例を示す図で、T1〜T5はトランジスタ、
R1〜R5は抵抗、VINは信号入力端子、Vrefは第１
の基準電圧端子、VBBは第２の基準電圧端子を示
す。
このようなECL回路をおいて、本発明では第
２図に示すように、トランジスタT1〜T5に対し
てトランジスタT1′〜T5′を、抵抗R1〜R5に対し
て抵抗R1′〜R5′を配置しておき、かつ選択的に
（本実施例では全ての素子を）並列接続した。こ
れにより消費電力は増加するが、ECL回路とし
ての駆動能力を増大させることができる。
２図に示すように、トランジスタT1〜T5に対し
てトランジスタT1′〜T5′を、抵抗R1〜R5に対し
て抵抗R1′〜R5′を配置しておき、かつ選択的に
（本実施例では全ての素子を）並列接続した。こ
れにより消費電力は増加するが、ECL回路とし
ての駆動能力を増大させることができる。
ここで配置した素子は、第１図に示す従来の素
子と同じ寸法のパターンにより形成されている。
子と同じ寸法のパターンにより形成されている。
もちろん必要に応じて所望の素子のみを接続
し、その他の配置した素子は接続を行なわないよ
うにすることによつて、同一パターンの素子を配
置するだけで前記の遅延時間等の所望の特性を容
易に得ることができる。また、ECL回路では、
特に論理振幅が小さく、バイアス条件を設定する
ための抵抗を高精度に製造しなければならない
が、本発明のように各抵抗を並列接続すれば、例
えば２個並列の場合、一方の抵抗が設計値より大
きくずれた値に製造されても、他方の抵抗がほぼ
設計値どうりであれば、並列抵抗の誤差は小さく
なり、誤差の小さい抵抗が得られ、ECL回路と
して大きな効果を奏する。
し、その他の配置した素子は接続を行なわないよ
うにすることによつて、同一パターンの素子を配
置するだけで前記の遅延時間等の所望の特性を容
易に得ることができる。また、ECL回路では、
特に論理振幅が小さく、バイアス条件を設定する
ための抵抗を高精度に製造しなければならない
が、本発明のように各抵抗を並列接続すれば、例
えば２個並列の場合、一方の抵抗が設計値より大
きくずれた値に製造されても、他方の抵抗がほぼ
設計値どうりであれば、並列抵抗の誤差は小さく
なり、誤差の小さい抵抗が得られ、ECL回路と
して大きな効果を奏する。
以上説明したように、本発明によれば容易に所
望の特性を有する集積回路を得られる。
望の特性を有する集積回路を得られる。
第１図は従来の回路例を示す図、第２図は本発
明の一実施例を示す図である。 T1〜T5，T1′〜T5′：トランジスタ、R1〜R5，
R1′〜R5′：抵抗。
明の一実施例を示す図である。 T1〜T5，T1′〜T5′：トランジスタ、R1〜R5，
R1′〜R5′：抵抗。
Claims (1)
- 【特許請求の範囲】 １ エミツタが互いに接続された第１、第２のト
ランジスタT1，T2と、 該第１、第２のトランジスタT1，T2のそれぞ
れのコレクタと第１の電源間に接続された第１、
第２の抵抗R1，R2と、 該第１のトランジスタT1のコレクタにベース
が接続され該第１の電源にコレクタが接続された
第３のトランジスタT4と、 該第２のトランジスタT2のコレクタにベース
が接続され該第１の電源にコレクタが接続された
第４のトランジスタT3と、 該第３のトランジスタT4のエミツタと第２の
電源間に接続された第３の抵抗R4と、 該第４のトランジスタT3のエミツタと第２の
電源間に接続された第４の抵抗R5と、 該第１、第２のトランジスタT1，T2のエミツ
タと第２の電源間に接続された第５のトランジス
タT5と第５の抵抗R3とを有しECL回路を構成す
る集積回路において、 前記各トランジスタT1，T2，T3，T4，T5及び
抵抗R1，R2，R3，R4，R5とそれぞれ同じパター
ン寸法のトランジスタT′1，T′2，T′3，T′4，T′5
及び抵抗R′1，R′2，R′3，R′4，R′5が設けられ、
トランジスタ及び抵抗のすべての素子がそれぞれ
同じパターン寸法のトランジスタ及び抵抗どうし
所定の複数個が並列に接続されて成ることを特徴
とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55176680A JPS57100756A (en) | 1980-12-15 | 1980-12-15 | Integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55176680A JPS57100756A (en) | 1980-12-15 | 1980-12-15 | Integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57100756A JPS57100756A (en) | 1982-06-23 |
| JPH0237102B2 true JPH0237102B2 (ja) | 1990-08-22 |
Family
ID=16017837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55176680A Granted JPS57100756A (en) | 1980-12-15 | 1980-12-15 | Integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57100756A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5833852A (ja) * | 1981-08-21 | 1983-02-28 | Mitsubishi Electric Corp | 大規模半導体集積回路装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5561059A (en) * | 1978-10-31 | 1980-05-08 | Nec Corp | Semiconductor ic device |
-
1980
- 1980-12-15 JP JP55176680A patent/JPS57100756A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57100756A (en) | 1982-06-23 |
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