JPH0546975B2 - - Google Patents
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- JPH0546975B2 JPH0546975B2 JP62149541A JP14954187A JPH0546975B2 JP H0546975 B2 JPH0546975 B2 JP H0546975B2 JP 62149541 A JP62149541 A JP 62149541A JP 14954187 A JP14954187 A JP 14954187A JP H0546975 B2 JPH0546975 B2 JP H0546975B2
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- JP
- Japan
- Prior art keywords
- current path
- channel
- electrons
- electron
- fet
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
- H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/161—Source or drain regions of field-effect devices of FETs having Schottky gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/82—Heterojunctions
- H10D62/824—Heterojunctions comprising only Group III-V materials heterojunctions, e.g. GaN/AlGaN heterojunctions
Landscapes
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Recrystallisation Techniques (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
＜産業上の利用分野＞
本発明は、高速性に優れた電界効果トランジス
タに関するものである。
タに関するものである。
＜従来の技術＞
ｎ型半導体層を電流路とする電界効果トランジ
スタ（以下FETと略記する）の高周波、高速特
性はゲート電極下の電流路（以下、ゲート電極下
の電流路をチヤネルと記す）を走行する電子の走
行時間を低減することで向上することができる。
電子のチヤネル走行時間の低減には、第１にチヤ
ネル長を短くすること、第２のチヤネル走行中の
電子の平均速度を大きくすることが有効である。
スタ（以下FETと略記する）の高周波、高速特
性はゲート電極下の電流路（以下、ゲート電極下
の電流路をチヤネルと記す）を走行する電子の走
行時間を低減することで向上することができる。
電子のチヤネル走行時間の低減には、第１にチヤ
ネル長を短くすること、第２のチヤネル走行中の
電子の平均速度を大きくすることが有効である。
チヤネル長を短くするためにゲート電極の細線
化が図られ、現在では電子ビーム露光技術をはじ
め、さまざまなサブミクロンプロセスの進歩によ
り0.25μmのゲート長を有したFETが再現性よく
形成されるに至つている。
化が図られ、現在では電子ビーム露光技術をはじ
め、さまざまなサブミクロンプロセスの進歩によ
り0.25μmのゲート長を有したFETが再現性よく
形成されるに至つている。
一方、チヤネル走行中の電子の平均速度を大き
くするために、Siより易動度が５〜６倍大きい
GaAsをチヤネルに用いたシヨツトキーゲート型
FETが古くから研究されており、現在ではゲー
ト長0.5μm程度の高周波用素子が市販され、更に
高速論理素子用の集積回路の研究が盛んに行われ
ている。しかしながら、上記のGaAsシヨツトキ
ーゲート型FETでは多量のドナー不純物を含む
ｎ型半導体層を電子が走行するため、電子が不純
物散乱の影響を受けて易動度は約4000cm2／Ｖ・
sec、飽和速度８×106cm／sec程度にとどまり、
チヤネル走行時間はチヤネル長0.5μmの場合にお
いて7psecに制限される。
くするために、Siより易動度が５〜６倍大きい
GaAsをチヤネルに用いたシヨツトキーゲート型
FETが古くから研究されており、現在ではゲー
ト長0.5μm程度の高周波用素子が市販され、更に
高速論理素子用の集積回路の研究が盛んに行われ
ている。しかしながら、上記のGaAsシヨツトキ
ーゲート型FETでは多量のドナー不純物を含む
ｎ型半導体層を電子が走行するため、電子が不純
物散乱の影響を受けて易動度は約4000cm2／Ｖ・
sec、飽和速度８×106cm／sec程度にとどまり、
チヤネル走行時間はチヤネル長0.5μmの場合にお
いて7psecに制限される。
チヤネルを走行中の電子の平均速度をさらに大
きくするために、ノンドープ高純度のGaAs層の
上にドナー不純物をドープしたAlGaAs層を形成
し、両者の間で形成されるヘテロ接合界面の
GaAs側に誘起される三角ポテンシヤルの底部に
形成された２次元電子層をチヤネルとする構造の
変調ドープ単一ヘテロ構造FET（HEMTと称呼
される）が考案され、多くの研究機関で盛んに研
究がなされている。上記単一ヘテロ構造FETの
チヤネルの電子の易動度は8000cm2／Ｖ・sec、飽
和速度は1.2×107cm／sec程度に達し、チヤネル
走行時間は同寸法のGaAsシヨツトキーゲート型
FETに比べ改善された。
きくするために、ノンドープ高純度のGaAs層の
上にドナー不純物をドープしたAlGaAs層を形成
し、両者の間で形成されるヘテロ接合界面の
GaAs側に誘起される三角ポテンシヤルの底部に
形成された２次元電子層をチヤネルとする構造の
変調ドープ単一ヘテロ構造FET（HEMTと称呼
される）が考案され、多くの研究機関で盛んに研
究がなされている。上記単一ヘテロ構造FETの
チヤネルの電子の易動度は8000cm2／Ｖ・sec、飽
和速度は1.2×107cm／sec程度に達し、チヤネル
走行時間は同寸法のGaAsシヨツトキーゲート型
FETに比べ改善された。
さて近年、サブミクロンプロセス技術の進歩に
より0.25μmのゲート長を有したFETが再現性よ
く形成されるようになり、それらの研究が盛んに
行われていることは上記の通りである。チヤネル
長が0.25μmあるいはそれ以下のFETにおいては、
チヤネルを走行する電子はほとんど散乱を受ける
間もなくドレインに達する、言わゆるニアーバリ
ステイツクな電子の輸送形態をとる。このような
場合は、電子の散乱機構を抑制することで得られ
る高い易動度や高い飽和速度によつて、電子のチ
ヤネル走行時間を大きく低減することは期待でき
ず、むしろソース側に静止した電子をチヤネルに
印加された電界で最高速度に加速するために要す
る時間を短縮することが重要であると考えられて
いる。シミユレーシヨン等の結果から、ソース側
で静止した電子が最高速度に達することに要する
時間は約0.5psと言われている。0.2μmのチヤネル
長を有するFETのチヤネル走行時間が2ps程度で
あること考慮すれば、上記の電子加速時間の占め
る割合は大きい。
より0.25μmのゲート長を有したFETが再現性よ
く形成されるようになり、それらの研究が盛んに
行われていることは上記の通りである。チヤネル
長が0.25μmあるいはそれ以下のFETにおいては、
チヤネルを走行する電子はほとんど散乱を受ける
間もなくドレインに達する、言わゆるニアーバリ
ステイツクな電子の輸送形態をとる。このような
場合は、電子の散乱機構を抑制することで得られ
る高い易動度や高い飽和速度によつて、電子のチ
ヤネル走行時間を大きく低減することは期待でき
ず、むしろソース側に静止した電子をチヤネルに
印加された電界で最高速度に加速するために要す
る時間を短縮することが重要であると考えられて
いる。シミユレーシヨン等の結果から、ソース側
で静止した電子が最高速度に達することに要する
時間は約0.5psと言われている。0.2μmのチヤネル
長を有するFETのチヤネル走行時間が2ps程度で
あること考慮すれば、上記の電子加速時間の占め
る割合は大きい。
以上のようなことに鑑みて、n+型のGaAlAsを
ソース電極下に設け、ｎ型GaAs層をチヤネルと
して有し、n+型GaAsをドレイン電極下に設けた
FETが考案されている。
ソース電極下に設け、ｎ型GaAs層をチヤネルと
して有し、n+型GaAsをドレイン電極下に設けた
FETが考案されている。
上記のようなFETでは、電子がソースのn+領
域からチヤネル領域に移る際に、AlGaAsと
GaAsの電子親和力の差によりヘテロ接合界面と
垂直に形成されたデルタ関数状の電界によつて瞬
時に加速され、加速された電子（以下ホツトな電
子と称する）がチヤネル領域に注入されるので、
静止した電子を最高速度に加速するために要する
時間よりも少ない時間で電子を最高速度に達せし
めることができる。従つてチヤネルを走行する電
子の平均速度を高めることが期待できる。
域からチヤネル領域に移る際に、AlGaAsと
GaAsの電子親和力の差によりヘテロ接合界面と
垂直に形成されたデルタ関数状の電界によつて瞬
時に加速され、加速された電子（以下ホツトな電
子と称する）がチヤネル領域に注入されるので、
静止した電子を最高速度に加速するために要する
時間よりも少ない時間で電子を最高速度に達せし
めることができる。従つてチヤネルを走行する電
子の平均速度を高めることが期待できる。
＜発明が解決しようとする問題点＞
上記のようなホツトな電子の注入機構を有する
FETは、飛躍的な高周波、高速性能の向上が期
待されているにもかかわらず、チヤネルで電子が
走行すべき方向と垂直な面にGaAsとGaAlAsの
ヘテロ接合界面を良好に形成するに際して生ずる
プロセス上の困難を克服することが出来ず、今だ
実現に至つていない。
FETは、飛躍的な高周波、高速性能の向上が期
待されているにもかかわらず、チヤネルで電子が
走行すべき方向と垂直な面にGaAsとGaAlAsの
ヘテロ接合界面を良好に形成するに際して生ずる
プロセス上の困難を克服することが出来ず、今だ
実現に至つていない。
本発明は上記の点に鑑みて創案されたものであ
り、新規なホツトエレクトロン注入機構を備えた
電界効果トランジスタを提供することを目的とし
ている。
り、新規なホツトエレクトロン注入機構を備えた
電界効果トランジスタを提供することを目的とし
ている。
＜問題点を解決するための手段＞
上記の目的を達成するため、本発明は厚みが
100Å以下である第１の半導体層と、この第１の
半導体層よりも電子親和力が小さく厚みが100Å
以下である第２の半導体層とが、交互順次に積層
されている積層体を電流路として用いる電界効果
トランジスタであつて、上記の電流路は電子走行
に垂直な面を境界面として、この境界面からみて
ソース電極側に位置する電流路の第１の部分と、
上記境界面からみてドレイン電極側に位置する電
流路の第２の部分とによつて構成され、かつ、上
記の電流路の第１の部分を含み、電流路の第２の
部分を含まない領域に選択的にイオン注入を行う
ことによつて形成された上記の電流路の第１の部
分を構成している積層体の構成物質内での相互拡
散を促進する相互拡散促進層を備えてなるように
構成している。
100Å以下である第１の半導体層と、この第１の
半導体層よりも電子親和力が小さく厚みが100Å
以下である第２の半導体層とが、交互順次に積層
されている積層体を電流路として用いる電界効果
トランジスタであつて、上記の電流路は電子走行
に垂直な面を境界面として、この境界面からみて
ソース電極側に位置する電流路の第１の部分と、
上記境界面からみてドレイン電極側に位置する電
流路の第２の部分とによつて構成され、かつ、上
記の電流路の第１の部分を含み、電流路の第２の
部分を含まない領域に選択的にイオン注入を行う
ことによつて形成された上記の電流路の第１の部
分を構成している積層体の構成物質内での相互拡
散を促進する相互拡散促進層を備えてなるように
構成している。
＜実施例＞
以下、本発明を実施例を挙げてより具体的に説
明する。
明する。
第１図は本実施例によるFETの構造を示す断
面図である。
面図である。
この第１図に示すFETでは、GaAs半絶縁性基
板８の上に分子線エピタキシヤル法により、1μm
の厚さのノンドープGaAs層７と、50Åの厚さの
ノンドープAlAs層１ａ及び50Åの厚さのSiドー
プ（ドナー濃度１×1018cm-3）のGaAs層１ｂが
交互順次に積層されている積層体１とを設けてい
る。また、ソース電極１０の下部及びドレイン電
極１１の下部にSi被イオン注入領域（ピーク濃
度：１×1018cm-3）（５と６）をそれぞれはさん
だ。この部分（５と６）はFETの電流路として
働くように構成した。また上記の電流路には、
0.25μmのゲート長を有するゲート電極９のソー
ス電極１０側の端面を含む（電流走行方向に）垂
直な面を境界面として、第１の部分２と第２の部
分３とに二分して、次のようなものを設けた。上
記電流路の第１の部分２を含み、電流路の第２の
部分３を含まない領域４に、相互拡散促進領域を
設けた。
板８の上に分子線エピタキシヤル法により、1μm
の厚さのノンドープGaAs層７と、50Åの厚さの
ノンドープAlAs層１ａ及び50Åの厚さのSiドー
プ（ドナー濃度１×1018cm-3）のGaAs層１ｂが
交互順次に積層されている積層体１とを設けてい
る。また、ソース電極１０の下部及びドレイン電
極１１の下部にSi被イオン注入領域（ピーク濃
度：１×1018cm-3）（５と６）をそれぞれはさん
だ。この部分（５と６）はFETの電流路として
働くように構成した。また上記の電流路には、
0.25μmのゲート長を有するゲート電極９のソー
ス電極１０側の端面を含む（電流走行方向に）垂
直な面を境界面として、第１の部分２と第２の部
分３とに二分して、次のようなものを設けた。上
記電流路の第１の部分２を含み、電流路の第２の
部分３を含まない領域４に、相互拡散促進領域を
設けた。
この相互拡散促進領域について以下に説明す
る。
る。
GaAs７とAlAslaのヘレロ接合界面において、
Ga原子、及びAl原子の熱相互拡散の速度は、850
℃〜900℃の温度において、８×10-19〜８×
10-18cm2／secと極めて遅い。ところが上記のヘテ
ロ構造にGaまたはAsの注入を施すことで、上記
の熱相互拡散の速度は数ケタ倍に促進されること
は良く知られている。
Ga原子、及びAl原子の熱相互拡散の速度は、850
℃〜900℃の温度において、８×10-19〜８×
10-18cm2／secと極めて遅い。ところが上記のヘテ
ロ構造にGaまたはAsの注入を施すことで、上記
の熱相互拡散の速度は数ケタ倍に促進されること
は良く知られている。
当該FETの作成過程を次に述べる。
第１図に示すような領域４にドーズ量５×1013
cm-2のGa+イオン注入を施し、その後950℃で100
秒のフラツシユランプアニールを行う。これを行
うことで、上記電流路の第１の部分２の積層体１
を構成する。このような構成とすることによつ
て、ｎ−GaAs層とノンドープAlAs層との相互拡
散を促進した領域を設けることができた。
cm-2のGa+イオン注入を施し、その後950℃で100
秒のフラツシユランプアニールを行う。これを行
うことで、上記電流路の第１の部分２の積層体１
を構成する。このような構成とすることによつ
て、ｎ−GaAs層とノンドープAlAs層との相互拡
散を促進した領域を設けることができた。
以下に当該FETがホツトな電子の注入機構を
有しており、高速性に優れたFETであることを
説明する。
有しており、高速性に優れたFETであることを
説明する。
第２図の電流路の第１の部分２の基板面に垂直
な方向のエネルギー帯図を示す。また第３図に電
流路の第２の部分３の基板面に垂直な方向のエネ
ルギー帯図を示す。
な方向のエネルギー帯図を示す。また第３図に電
流路の第２の部分３の基板面に垂直な方向のエネ
ルギー帯図を示す。
第２図及び第３図において、Ec1，Ec2は、それ
ぞれGaAs，AlAsの伝導帯底のエネルギーレベル
を表わすものとする。上述に述べた積層体１は、
厚みが100Å以下である電子親和力の大きい半導
体と、厚みが100Å以上である電子親和力の小さ
い半導体とで構成される。このような積層体に存
在する電子は、トンネル効果により積層体の断面
方向にも自由に働くことが出来るため、第２図並
びに第３図の斜線領域に示したようなミニバンド
を形成する。このミニバンドのエネルギーレベル
は、電子親和力の大きい半導体の膜厚と電子親和
力の大きさ、さらに電子親和力の小さい半導体の
膜厚と電子親和力の大きさによつて決定されるも
のである。ここで第２図、第３図のミニバンドの
最低エネルギーレベルをE0としている。
ぞれGaAs，AlAsの伝導帯底のエネルギーレベル
を表わすものとする。上述に述べた積層体１は、
厚みが100Å以下である電子親和力の大きい半導
体と、厚みが100Å以上である電子親和力の小さ
い半導体とで構成される。このような積層体に存
在する電子は、トンネル効果により積層体の断面
方向にも自由に働くことが出来るため、第２図並
びに第３図の斜線領域に示したようなミニバンド
を形成する。このミニバンドのエネルギーレベル
は、電子親和力の大きい半導体の膜厚と電子親和
力の大きさ、さらに電子親和力の小さい半導体の
膜厚と電子親和力の大きさによつて決定されるも
のである。ここで第２図、第３図のミニバンドの
最低エネルギーレベルをE0としている。
このミニバンドのエネルギーレベルについて説
明する。
明する。
電流路の第１の部分２を構成する積層体には、
相互拡散の促進を図つているため、当該積層体を
構成するGaAs層は、Ga原子の流出とAl原子の
混入により、電流路の第２の部分を構成する
GaAs層よりも電子親和力が小さくなる。また、
当該積層体を構成するAlAs層は、Al原子の流出
とGa原子の混入により、電流路の第２の部分を
構成するAlAs層よりも、電子親和力が大きくな
つている。従がつて第２図及び第３図に示される
E0−Ec1の値は電流路の第１の部分２で大きくな
り、電流路の第２の部分３で小さくなる。
相互拡散の促進を図つているため、当該積層体を
構成するGaAs層は、Ga原子の流出とAl原子の
混入により、電流路の第２の部分を構成する
GaAs層よりも電子親和力が小さくなる。また、
当該積層体を構成するAlAs層は、Al原子の流出
とGa原子の混入により、電流路の第２の部分を
構成するAlAs層よりも、電子親和力が大きくな
つている。従がつて第２図及び第３図に示される
E0−Ec1の値は電流路の第１の部分２で大きくな
り、電流路の第２の部分３で小さくなる。
第４図にソース電極が接地され、適当なバイア
ス電圧がドレイン電極に印加されている場合にあ
る当該FETの電流路のエネルギーレベルEc1，
E0，Ec2を示す。またこの第４図には、静電ポテ
ンシヤルＶ，ｘのソースからの距離ｘに対する変
化の様子を示す。
ス電圧がドレイン電極に印加されている場合にあ
る当該FETの電流路のエネルギーレベルEc1，
E0，Ec2を示す。またこの第４図には、静電ポテ
ンシヤルＶ，ｘのソースからの距離ｘに対する変
化の様子を示す。
第４図において、領域２は電流路の第１の部
分、領域３は電流路の第２の部分を示すものであ
り、領域１２は、チヤネルの部分を示すものであ
る。第４図に示すように、電子の最低エネルギー
レベルE0は、領域２と領域３の境界で不連続的
に下がる。これに伴つて電流路の静電ポテンシヤ
ルは上記の境界で不連続的に上がる。ここで当該
FETの電流路を走向する電子は、上記の境界面
を通過する際に次のような現象を起こす。上記の
境界面を通過する電子は、静電場のとびによつて
生じているδ関数的電場によつて瞬時に加速さ
れ、ホツトな電子となり、チヤネルに注入され
る。従がつて、本構造のFETでは、チヤネルの
ソース側に流れ込む遅い電子を最高速度に達せし
めるために要する時間を低減することができ、チ
ヤネルを走行する電子の平均速度を高めることが
できる。
分、領域３は電流路の第２の部分を示すものであ
り、領域１２は、チヤネルの部分を示すものであ
る。第４図に示すように、電子の最低エネルギー
レベルE0は、領域２と領域３の境界で不連続的
に下がる。これに伴つて電流路の静電ポテンシヤ
ルは上記の境界で不連続的に上がる。ここで当該
FETの電流路を走向する電子は、上記の境界面
を通過する際に次のような現象を起こす。上記の
境界面を通過する電子は、静電場のとびによつて
生じているδ関数的電場によつて瞬時に加速さ
れ、ホツトな電子となり、チヤネルに注入され
る。従がつて、本構造のFETでは、チヤネルの
ソース側に流れ込む遅い電子を最高速度に達せし
めるために要する時間を低減することができ、チ
ヤネルを走行する電子の平均速度を高めることが
できる。
＜発明の効果＞
本発明により、チヤネルへのホツトな電子の注
入機構を有するFETが実現され、高周波、高速
性能等の動作特性の良好なFETの構造が可能に
なる。また個別素子のみならず集積回路及び、オ
プトエレクトロニクス関係へも応用が期待でき
る。
入機構を有するFETが実現され、高周波、高速
性能等の動作特性の良好なFETの構造が可能に
なる。また個別素子のみならず集積回路及び、オ
プトエレクトロニクス関係へも応用が期待でき
る。
第１図は本発明の一実施例を示す断面図、第２
図は本発明の実施例における電流路の第１の領域
の深さ方向でのエネルギー帯図、第３図は本発明
の実施例における電流路の第２の領域の深さ方向
でのエネルギー帯図、第４図は本発明の実施例に
おける電流路の電子走行方向でのエネルギー帯及
び静電ポテンシヤルの変化を示す図である。 １……ノンドープのAlAs層とSiドープのGaAs
層の積層体、１ａ……ノンドープのAlAs層、１
ｂ……SiドープのGaAs層、２……電流路の第１
の部分、３……電流路の第２の部分、４……Ga+
の被イオン注入領域、５……Si被イオン注入領
域、６……Si被イオン注入領域、７……ノンドー
プGaAs層、８……GaAs半絶縁性基板、９……
ゲート電極、１０……ソース電極、１１……ドレ
イン電極、１２……ゲート直下のチヤネル領域。
図は本発明の実施例における電流路の第１の領域
の深さ方向でのエネルギー帯図、第３図は本発明
の実施例における電流路の第２の領域の深さ方向
でのエネルギー帯図、第４図は本発明の実施例に
おける電流路の電子走行方向でのエネルギー帯及
び静電ポテンシヤルの変化を示す図である。 １……ノンドープのAlAs層とSiドープのGaAs
層の積層体、１ａ……ノンドープのAlAs層、１
ｂ……SiドープのGaAs層、２……電流路の第１
の部分、３……電流路の第２の部分、４……Ga+
の被イオン注入領域、５……Si被イオン注入領
域、６……Si被イオン注入領域、７……ノンドー
プGaAs層、８……GaAs半絶縁性基板、９……
ゲート電極、１０……ソース電極、１１……ドレ
イン電極、１２……ゲート直下のチヤネル領域。
Claims (1)
- 【特許請求の範囲】 １ 厚みが100Å以下である第１の半導体層と、
該第１の半導体層よりも電子親和力が小さく厚み
が100Å以下である第２の半導体層とが、交互順
次に積層されている積層体を電流路として用いる
電界効果トランジスタであつて、 該電流路は電子走行に垂直な面を境界面とし
て、該境界面からみてソース電極側に位置する電
流路の第１の部分と、該境界面からみてドレイン
電極側に位置する電流路の第２の部分とによつて
構成され、 かつ、上記の電流路の第１の部分を含み、電流
路の第２の部分を含まない領域に選択的にイオン
注入を行うことによつて形成された上記電流路の
第１の部分を構成している積層体の構成物質内で
の相互拡散を促進する相互拡散促進層を備えてな
ることを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62149541A JPS63312684A (ja) | 1987-06-16 | 1987-06-16 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62149541A JPS63312684A (ja) | 1987-06-16 | 1987-06-16 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63312684A JPS63312684A (ja) | 1988-12-21 |
| JPH0546975B2 true JPH0546975B2 (ja) | 1993-07-15 |
Family
ID=15477399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62149541A Granted JPS63312684A (ja) | 1987-06-16 | 1987-06-16 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63312684A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5313093A (en) * | 1991-10-29 | 1994-05-17 | Rohm Co., Ltd. | Compound semiconductor device |
-
1987
- 1987-06-16 JP JP62149541A patent/JPS63312684A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63312684A (ja) | 1988-12-21 |
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