JPH0548649B2 - - Google Patents
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- Publication number
- JPH0548649B2 JPH0548649B2 JP59221341A JP22134184A JPH0548649B2 JP H0548649 B2 JPH0548649 B2 JP H0548649B2 JP 59221341 A JP59221341 A JP 59221341A JP 22134184 A JP22134184 A JP 22134184A JP H0548649 B2 JPH0548649 B2 JP H0548649B2
- Authority
- JP
- Japan
- Prior art keywords
- frame
- signal
- integrated circuit
- data
- synchronization
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0617—Systems characterised by the synchronising information used the synchronising signal being characterised by the frequency or phase
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ送信系においてフレーム同期
信号とデータ信号中のフレームビツトとの外乱に
よるずれを修正しフレームビツトを元の正常な状
態にするフレームビツト復帰装置に関するもので
ある。
信号とデータ信号中のフレームビツトとの外乱に
よるずれを修正しフレームビツトを元の正常な状
態にするフレームビツト復帰装置に関するもので
ある。
従来、送信用集積回路として例えば大規模集積
回路（日本電気製μPD7720）を用い、送信するデ
ータ信号中にフレーム同期信号の代わりにフレー
ムビツトを付加する方式、つまり、フレーム同期
信号を送信せずにデータ信号と伝送クロツクのみ
を送信する方式においては、第２図に示すよう
に、フレーム同期信号ｄに同期してフレーム単位
の先頭ビツトに交互に「０」、「１」交番のフレー
ムビツトｆを付加していく方法が一般に用いられ
ている。「０」、「１」交番のフレームビツトは、
前記集積回路内部でソフトウエアによりデータ内
に付加される。フレームビツトが含まれたデータ
信号の送信は、伝送クロツクをシリアルクロツク
（SCK）にあたえることにより行なう。
回路（日本電気製μPD7720）を用い、送信するデ
ータ信号中にフレーム同期信号の代わりにフレー
ムビツトを付加する方式、つまり、フレーム同期
信号を送信せずにデータ信号と伝送クロツクのみ
を送信する方式においては、第２図に示すよう
に、フレーム同期信号ｄに同期してフレーム単位
の先頭ビツトに交互に「０」、「１」交番のフレー
ムビツトｆを付加していく方法が一般に用いられ
ている。「０」、「１」交番のフレームビツトは、
前記集積回路内部でソフトウエアによりデータ内
に付加される。フレームビツトが含まれたデータ
信号の送信は、伝送クロツクをシリアルクロツク
（SCK）にあたえることにより行なう。
なお、第２図は１フレームを256ビツトとし、
フレーム同期用のフレームビツトｆをフレームの
先頭に挿入する例を示したものであり、例えば伝
送速度を16kbpsとすると、フレーム同期信号は
62.5Hzとなる。すなわち、16ｍsec（＝1/62.5Hz）
置きにフレーム同期信号が存在する。
フレーム同期用のフレームビツトｆをフレームの
先頭に挿入する例を示したものであり、例えば伝
送速度を16kbpsとすると、フレーム同期信号は
62.5Hzとなる。すなわち、16ｍsec（＝1/62.5Hz）
置きにフレーム同期信号が存在する。
しかし、このような信号形態においては、外乱
によりシリアルクロツク（SCK）が変動すると
フレーム内のビツト数が変化し、その結果、フレ
ームビツトの位置がフレーム同期信号とずれてし
まう。すなわち、第３図に示すように、シリアル
クロツクにノイズｇが入ると、上記集積回路から
出力されるデータａにずれが生じる。一旦ずれる
と、そのずれを判別する手段が集積回路になく、
それ以降、フレームビツトの位置とフレーム同期
信号がずれたままになり、元の正常な状態に復帰
しないことになる。そのため、第４図に示すよう
に、フレーム同期信号ｄを集積回路１１とネキス
トパス（Next pass）１２へ入力して出力データ
をセンダ（SEND）１３より送信する送信系にお
いてデータがずれていると問題が生じる。
によりシリアルクロツク（SCK）が変動すると
フレーム内のビツト数が変化し、その結果、フレ
ームビツトの位置がフレーム同期信号とずれてし
まう。すなわち、第３図に示すように、シリアル
クロツクにノイズｇが入ると、上記集積回路から
出力されるデータａにずれが生じる。一旦ずれる
と、そのずれを判別する手段が集積回路になく、
それ以降、フレームビツトの位置とフレーム同期
信号がずれたままになり、元の正常な状態に復帰
しないことになる。そのため、第４図に示すよう
に、フレーム同期信号ｄを集積回路１１とネキス
トパス（Next pass）１２へ入力して出力データ
をセンダ（SEND）１３より送信する送信系にお
いてデータがずれていると問題が生じる。
すなわち、集積回路１１からの出力データの中
のフレームビツトの位置はフレーム同期信号ｄの
位置にあるものとして、次の過程つまりネキスト
パス１２に伝達されるために不都合を生じる。こ
の時、受信側（REC１４）ではデータａの
「１」、「０」のフレームビツトからフレーム同期
をとるので問題はないが、第４図の場合には、送
信する前の過程（ネキストパス１２）でフレーム
ビツトの位置とフレーム同期信号の位置にずれが
生じるので、前述したような問題があつた。
のフレームビツトの位置はフレーム同期信号ｄの
位置にあるものとして、次の過程つまりネキスト
パス１２に伝達されるために不都合を生じる。こ
の時、受信側（REC１４）ではデータａの
「１」、「０」のフレームビツトからフレーム同期
をとるので問題はないが、第４図の場合には、送
信する前の過程（ネキストパス１２）でフレーム
ビツトの位置とフレーム同期信号の位置にずれが
生じるので、前述したような問題があつた。
このような問題点を解決するために本発明は、
集積回路の内部でフレーム同期信号に同期してデ
ータにフレームビツトを付加する手段と、データ
信号中のフレームビツトがフレーム同期信号に同
期しているか否かを検出する手段と、フレーム同
期信号にフレームビツトが同期していない時に集
積回路をリセツトする信号を送出する手段とを備
えるようにしたものである。
集積回路の内部でフレーム同期信号に同期してデ
ータにフレームビツトを付加する手段と、データ
信号中のフレームビツトがフレーム同期信号に同
期しているか否かを検出する手段と、フレーム同
期信号にフレームビツトが同期していない時に集
積回路をリセツトする信号を送出する手段とを備
えるようにしたものである。
本発明においては、外乱によりデータ信号中の
フレームビツトとフレーム同期信号との間にずれ
が生じた場合、このずれをなくすように大規模集
積回路をリセツトする。
フレームビツトとフレーム同期信号との間にずれ
が生じた場合、このずれをなくすように大規模集
積回路をリセツトする。
本発明に係わるフレームビツト復帰装置の一実
施例を第１図に示す。第１図において、１は付加
手段としての大規模集積回路（たとえば日本電気
製μPD7720）、１ａは大規模集積回路１で発生す
る発生データの格納部、２はデータ信号ａを入力
して同期検出信号ｂを出力する検出手段としての
同期ビツト検出器、３は同期検出信号ｂを入力し
てリセツト信号ｃを出力するリセツト手段として
のリセツト信号発生器、４はフレーム同期信号ｄ
が入力される入力端子、５は伝送クロツクｅが入
力される入力端子である。
施例を第１図に示す。第１図において、１は付加
手段としての大規模集積回路（たとえば日本電気
製μPD7720）、１ａは大規模集積回路１で発生す
る発生データの格納部、２はデータ信号ａを入力
して同期検出信号ｂを出力する検出手段としての
同期ビツト検出器、３は同期検出信号ｂを入力し
てリセツト信号ｃを出力するリセツト手段として
のリセツト信号発生器、４はフレーム同期信号ｄ
が入力される入力端子、５は伝送クロツクｅが入
力される入力端子である。
このように構成されたフレームビツト復帰装置
の動作について説明する。まず大規模集積回路１
は、フレーム同期信号ｄに同期してデータの先頭
に「０」、「１」交番のフレームビツトを付加した
データを発生する（第２図参照）。この発生デー
タは、大規模集積回路１のシリアルアウトからデ
ータ信号ａとして送出される。データ信号ａは、
伝送クロツクｅを入力端子５に与えることによ
り、シリアルアウトから送出される。同期ビツト
検出器２は、データ信号ａがフレーム同期信号ｄ
に同期した「０」、「１」交番のフレームビツトで
あるかどうかを検出する。発生データとデータ信
号ａとにビツトずれが生じている場合、データ信
号ａのフレームビツトはフレーム同期信号ｄに同
期した「０」、「１」交番とならず、同期ビツト検
出器２は同期検出信号ｂを出力しない。逆に発生
データとデータ信号ａとにビツトずれがない場
合、同期ビツト検出器２は同期検出信号ｂを出力
する。同期ビツト検出器２は、フレーム同期信号
ｄに同期してデータ信号ａを〔Ｎ〕、〔Ｎ＋１〕時
刻でラツチし、〔Ｎ〕、〔Ｎ＋１〕時刻での値を得
て、その値を排他的論理和で処理することにより
実現できる。リセツト信号発生器３においては、
同期ビツト検出器２が同期検出信号ｂを出力して
いる状態から同期検出信号ｂを出力しない状態に
変化したときのみ、大規模集積回路１をリセツト
するに充分なリセツト信号ｃを出力する。大規模
集積回路１は、リセツト信号ｃによりリセツトさ
れ、フレームビツトは元の正常な状態に復帰す
る。すなわち、集積回路１が例えばシグナルプロ
セツサの場合にはリセツトすることにより、この
集積回路は最初の動作からスタート、つまり通常
のパワーオン時と同様に初期状態から動作する。
このため、同期はずれのフレームビツトを正常な
状態に復帰させることができる。リセツト信号ｃ
はモノマルチより実現できる。
の動作について説明する。まず大規模集積回路１
は、フレーム同期信号ｄに同期してデータの先頭
に「０」、「１」交番のフレームビツトを付加した
データを発生する（第２図参照）。この発生デー
タは、大規模集積回路１のシリアルアウトからデ
ータ信号ａとして送出される。データ信号ａは、
伝送クロツクｅを入力端子５に与えることによ
り、シリアルアウトから送出される。同期ビツト
検出器２は、データ信号ａがフレーム同期信号ｄ
に同期した「０」、「１」交番のフレームビツトで
あるかどうかを検出する。発生データとデータ信
号ａとにビツトずれが生じている場合、データ信
号ａのフレームビツトはフレーム同期信号ｄに同
期した「０」、「１」交番とならず、同期ビツト検
出器２は同期検出信号ｂを出力しない。逆に発生
データとデータ信号ａとにビツトずれがない場
合、同期ビツト検出器２は同期検出信号ｂを出力
する。同期ビツト検出器２は、フレーム同期信号
ｄに同期してデータ信号ａを〔Ｎ〕、〔Ｎ＋１〕時
刻でラツチし、〔Ｎ〕、〔Ｎ＋１〕時刻での値を得
て、その値を排他的論理和で処理することにより
実現できる。リセツト信号発生器３においては、
同期ビツト検出器２が同期検出信号ｂを出力して
いる状態から同期検出信号ｂを出力しない状態に
変化したときのみ、大規模集積回路１をリセツト
するに充分なリセツト信号ｃを出力する。大規模
集積回路１は、リセツト信号ｃによりリセツトさ
れ、フレームビツトは元の正常な状態に復帰す
る。すなわち、集積回路１が例えばシグナルプロ
セツサの場合にはリセツトすることにより、この
集積回路は最初の動作からスタート、つまり通常
のパワーオン時と同様に初期状態から動作する。
このため、同期はずれのフレームビツトを正常な
状態に復帰させることができる。リセツト信号ｃ
はモノマルチより実現できる。
以上説明したように本発明は、フレーム同期信
号にフレームビツトが同期していない時に大規模
集積回路をリセツトするようにしたので、同期外
れのフレームビツトを元の正常な状態に復帰させ
ることができる効果がある。
号にフレームビツトが同期していない時に大規模
集積回路をリセツトするようにしたので、同期外
れのフレームビツトを元の正常な状態に復帰させ
ることができる効果がある。
第１図は本発明に係わるフレームビツト復帰装
置の一実施例を示すブロツク系統図、第２図はデ
ータ伝送において用いられているフレーム構成例
を示す図、第３図は従来技術の問題を説明するた
めの説明図、第４図は同じく従来技術の問題を説
明するための説明図である。 １……LSI、１ａ……格納部、２……同期ビツ
ト検出器、３……リセツト信号発生器、４，５…
…入力端子。
置の一実施例を示すブロツク系統図、第２図はデ
ータ伝送において用いられているフレーム構成例
を示す図、第３図は従来技術の問題を説明するた
めの説明図、第４図は同じく従来技術の問題を説
明するための説明図である。 １……LSI、１ａ……格納部、２……同期ビツ
ト検出器、３……リセツト信号発生器、４，５…
…入力端子。
Claims (1)
- １ 集積回路を用いたデータ送信系において、外
部よりフレーム同期信号が前記集積回路に与えら
れかつ該集積回路の内部でそのフレーム同期信号
に同期してデータに「０」、「１」交番のフレーム
ビツトを付加する付加手段と、前記集積回路のシ
リアルアウトから出力されたデータ信号中のフレ
ームビツトが前記フレーム同期信号に同期してい
るか否かを検出する検出手段と、前記フレーム同
期信号に前記フレームビツトが同期していない時
に前記集積回路をリセツトする信号を送出するリ
セツト手段とを備えたことを特徴とするフレーム
ビツト復帰装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59221341A JPS61100039A (ja) | 1984-10-23 | 1984-10-23 | フレ−ムビツト復帰装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59221341A JPS61100039A (ja) | 1984-10-23 | 1984-10-23 | フレ−ムビツト復帰装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61100039A JPS61100039A (ja) | 1986-05-19 |
| JPH0548649B2 true JPH0548649B2 (ja) | 1993-07-22 |
Family
ID=16765284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59221341A Granted JPS61100039A (ja) | 1984-10-23 | 1984-10-23 | フレ−ムビツト復帰装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61100039A (ja) |
-
1984
- 1984-10-23 JP JP59221341A patent/JPS61100039A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61100039A (ja) | 1986-05-19 |
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