JPH0574895A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0574895A JPH0574895A JP3230538A JP23053891A JPH0574895A JP H0574895 A JPH0574895 A JP H0574895A JP 3230538 A JP3230538 A JP 3230538A JP 23053891 A JP23053891 A JP 23053891A JP H0574895 A JPH0574895 A JP H0574895A
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- JP
- Japan
- Prior art keywords
- test
- shift registers
- semiconductor integrated
- integrated circuit
- circuit device
- Prior art date
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Abstract
(57)【要約】
【目的】自己試験回路を内蔵してなるＬＳＩに関し、良
否判定のみならず、不良が生じた際の原因解析をも容易
に行うことができるようにする。 【構成】ＬＦＳＲ５1〜５14の出力を、素子形成面２の
周辺部内側に設けられたパッド９2〜９4、９6〜９8、９
10〜９12、９14〜９16、９19、９20を介して得るように
する。
否判定のみならず、不良が生じた際の原因解析をも容易
に行うことができるようにする。 【構成】ＬＦＳＲ５1〜５14の出力を、素子形成面２の
周辺部内側に設けられたパッド９2〜９4、９6〜９8、９
10〜９12、９14〜９16、９19、９20を介して得るように
する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置
（以下、ＬＳＩという）中、自己試験回路を内蔵してな
る、いわゆるＢＩＳＴ（Built In Self Test）方式を採
用するＬＳＩに関する。
（以下、ＬＳＩという）中、自己試験回路を内蔵してな
る、いわゆるＢＩＳＴ（Built In Self Test）方式を採
用するＬＳＩに関する。
【０００２】
【従来の技術】従来、この種のＬＳＩとして、図３にそ
の平面図を示すようなものが広く知られている。
の平面図を示すようなものが広く知られている。
【０００３】図中、１はＬＳＩ本体、２は素子形成面、
３は素子形成面２の周辺部に形成された入出力回路、４
1〜４8は素子形成面２の周辺部内側に形成された被試験
回路である機能ブロックである。
３は素子形成面２の周辺部に形成された入出力回路、４
1〜４8は素子形成面２の周辺部内側に形成された被試験
回路である機能ブロックである。
【０００４】また、５1〜５14は試験用のシフトレジス
タであるリニア・フィードバック・シフトレジスタ（li
near feedback shift register．以下、ＬＦＳＲとい
う）、６はマルチプレクサ、７は試験を制御する試験制
御回路（ＢＩＳＴ制御回路）である。
タであるリニア・フィードバック・シフトレジスタ（li
near feedback shift register．以下、ＬＦＳＲとい
う）、６はマルチプレクサ、７は試験を制御する試験制
御回路（ＢＩＳＴ制御回路）である。
【０００５】ここに、ＬＦＳＲ５1〜５14は、５個のグ
ループに区分され、シフトレジスタ列８1〜８5を構成し
ている。シフトレジスタ列８1は、ＬＦＳＲ５1〜５3の
直列回路からなるものであり、シフトレジスタ列８
2は、ＬＦＳＲ５4〜５6の直列回路からなるものであ
る。
ループに区分され、シフトレジスタ列８1〜８5を構成し
ている。シフトレジスタ列８1は、ＬＦＳＲ５1〜５3の
直列回路からなるものであり、シフトレジスタ列８
2は、ＬＦＳＲ５4〜５6の直列回路からなるものであ
る。
【０００６】また、シフトレジスタ列８3は、ＬＦＳＲ
５7〜５9の直列回路からなるものであり、シフトレジス
タ列８4は、ＬＦＳＲ５10〜５12の直列回路からなるも
のである。また、シフトレジスタ列８5は、ＬＦＳＲ５
13、５14の直列回路からなるものである。
５7〜５9の直列回路からなるものであり、シフトレジス
タ列８4は、ＬＦＳＲ５10〜５12の直列回路からなるも
のである。また、シフトレジスタ列８5は、ＬＦＳＲ５
13、５14の直列回路からなるものである。
【０００７】このＬＳＩは、試験制御回路７に対して、
外部から、種々の試験モードを指定するモード指定信
号、試験データ、試験に必要なスキャン・クロックを供
給し、シフトレジスタ列８1〜８5から出力される圧縮さ
れたテスト結果をマルチプレクサ６を介して外部に出力
するというものである。
外部から、種々の試験モードを指定するモード指定信
号、試験データ、試験に必要なスキャン・クロックを供
給し、シフトレジスタ列８1〜８5から出力される圧縮さ
れたテスト結果をマルチプレクサ６を介して外部に出力
するというものである。
【０００８】
【発明が解決しようとする課題】かかる従来のＬＳＩに
おいては、シフトレジスタ列８1〜８5ごとに圧縮された
試験結果を得ることができるので、良否判定を容易に行
うことができるが、見方を変えれば、シフトレジスタ列
８1〜８5ごとに圧縮されたテスト結果しか得られないた
め、不良が生じた際の原因解析が困難であるという問題
点があった。
おいては、シフトレジスタ列８1〜８5ごとに圧縮された
試験結果を得ることができるので、良否判定を容易に行
うことができるが、見方を変えれば、シフトレジスタ列
８1〜８5ごとに圧縮されたテスト結果しか得られないた
め、不良が生じた際の原因解析が困難であるという問題
点があった。
【０００９】本発明は、かかる点に鑑み、良否判定のみ
ならず、不良が生じた際の原因解析をも容易に行うこと
ができるようにしたＬＳＩを提供することを目的とす
る。
ならず、不良が生じた際の原因解析をも容易に行うこと
ができるようにしたＬＳＩを提供することを目的とす
る。
【００１０】
【課題を解決するための手段】本発明によるＬＳＩは、
基板の素子形成面の周辺部内側に被試験回路と共に試験
用の複数のシフトレジスタを形成してなる半導体集積回
路装置を改良するものであり、試験用の複数のシフトレ
ジスタに対応させて素子形成面の周辺部内側の所望位置
に外部回路との接続を図るためのパッドを設け、試験用
の複数のシフトレジスタの出力端子を、それぞれ、対応
するパッドに接続して構成するというものである。
基板の素子形成面の周辺部内側に被試験回路と共に試験
用の複数のシフトレジスタを形成してなる半導体集積回
路装置を改良するものであり、試験用の複数のシフトレ
ジスタに対応させて素子形成面の周辺部内側の所望位置
に外部回路との接続を図るためのパッドを設け、試験用
の複数のシフトレジスタの出力端子を、それぞれ、対応
するパッドに接続して構成するというものである。
【００１１】
【作用】本発明においては、試験用の複数のシフトレジ
スタの出力端子を、それぞれ、対応するパッドに接続す
るとしているので、これらパッドを介して、試験中に、
試験用の複数のシフトレジスタの出力を観測することが
できる。
スタの出力端子を、それぞれ、対応するパッドに接続す
るとしているので、これらパッドを介して、試験中に、
試験用の複数のシフトレジスタの出力を観測することが
できる。
【００１２】
【実施例】以下、図１及び図２を参照して、本発明の第
１実施例及び第２実施例について説明する。なお、これ
ら図１及び図２において、図３に対応する部分には同一
符号を付し、その重複説明は省略する。
１実施例及び第２実施例について説明する。なお、これ
ら図１及び図２において、図３に対応する部分には同一
符号を付し、その重複説明は省略する。
【００１３】第１実施例・・図１ 図１は本発明の第１実施例を示す平面図である。この第
１実施例においては、ＬＦＳＲ５1〜５14によって構成
されているシフトレジスタ列８1〜８5は、試験制御回路
７によってパラレルスキャンできるようにされている。
１実施例においては、ＬＦＳＲ５1〜５14によって構成
されているシフトレジスタ列８1〜８5は、試験制御回路
７によってパラレルスキャンできるようにされている。
【００１４】また、この第１実施例においては、素子形
成面２の周辺部内側にＬＦＳＲ５1〜５14に対応させて
外部回路との接続を図るためのパッド９1〜９20をマト
リクス状に設け、ＬＦＳＲ５1〜５14の出力端子を、そ
れぞれ、パッド９2〜９4、９6〜９8、９10〜９12、９14
〜９16、９19、９20に接続し、ＬＦＳＲ５1〜５14の出
力を、それぞれ、パッド９2〜９4、９6〜９8、９10〜９
12、９14〜９16、９19、９20を介して得られるように構
成されている。
成面２の周辺部内側にＬＦＳＲ５1〜５14に対応させて
外部回路との接続を図るためのパッド９1〜９20をマト
リクス状に設け、ＬＦＳＲ５1〜５14の出力端子を、そ
れぞれ、パッド９2〜９4、９6〜９8、９10〜９12、９14
〜９16、９19、９20に接続し、ＬＦＳＲ５1〜５14の出
力を、それぞれ、パッド９2〜９4、９6〜９8、９10〜９
12、９14〜９16、９19、９20を介して得られるように構
成されている。
【００１５】したがって、この第１実施例においては、
図３に示す従来のＬＳＩが備えているマルチプレクサ６
を設けていない。その他については、図３に示す従来の
ＬＳＩと同様に構成されている。
図３に示す従来のＬＳＩが備えているマルチプレクサ６
を設けていない。その他については、図３に示す従来の
ＬＳＩと同様に構成されている。
【００１６】かかる第１実施例によれば、ＬＦＳＲ５1
〜５14をパラレルスキャンすると、試験中に、ＬＦＳＲ
５1〜５14の出力を得、これを観測することができるの
で、良否判定のみならず、不良が生じた際の原因解析を
も容易に行うことができる。
〜５14をパラレルスキャンすると、試験中に、ＬＦＳＲ
５1〜５14の出力を得、これを観測することができるの
で、良否判定のみならず、不良が生じた際の原因解析を
も容易に行うことができる。
【００１７】第２実施例・・図２ 図２は本発明の第２実施例を示す平面図である。この第
２実施例においては、ＬＦＳＲ５1〜５14は、直列接続
されており、試験制御回路７によって、これらＬＦＳＲ
５1〜５14をシリアルスキャンできるように構成されて
いる。
２実施例においては、ＬＦＳＲ５1〜５14は、直列接続
されており、試験制御回路７によって、これらＬＦＳＲ
５1〜５14をシリアルスキャンできるように構成されて
いる。
【００１８】また、この第２実施例においても、素子形
成面２の周辺部内側にＬＦＳＲ５1〜５14に対応させて
外部回路との接続を図るためのパッド９1〜９20がマト
リクス状に設けられている。
成面２の周辺部内側にＬＦＳＲ５1〜５14に対応させて
外部回路との接続を図るためのパッド９1〜９20がマト
リクス状に設けられている。
【００１９】但し、この第２実施例においては、ＬＦＳ
Ｒ５1〜５14の出力端子は、それぞれ、パッド９2〜
９7 、９10〜９15、９19、９20に接続され、ＬＦＳＲ５
1〜５14の出力を、それぞれ、パッド９2〜９7 、９10〜
９15、９19、９20を介して得られるように構成されてい
る。その他については、第１実施例と同様に構成されて
いる。
Ｒ５1〜５14の出力端子は、それぞれ、パッド９2〜
９7 、９10〜９15、９19、９20に接続され、ＬＦＳＲ５
1〜５14の出力を、それぞれ、パッド９2〜９7 、９10〜
９15、９19、９20を介して得られるように構成されてい
る。その他については、第１実施例と同様に構成されて
いる。
【００２０】かかる第２実施例によれば、ＬＦＳＲ５1
〜５14をシリアルスキャンすると、試験中に、ＬＦＳＲ
５1〜５14の出力を得、これを観測することができるの
で、第１実施例の場合と同様、良否判定のみならず、不
良が生じた際の原因解析をも容易に行うことができる。
〜５14をシリアルスキャンすると、試験中に、ＬＦＳＲ
５1〜５14の出力を得、これを観測することができるの
で、第１実施例の場合と同様、良否判定のみならず、不
良が生じた際の原因解析をも容易に行うことができる。
【００２１】
【発明の効果】本発明によれば、試験用の複数のシフト
レジスタに対応させて素子形成面の周辺部内側の所望位
置に外部回路との接続を図るためのパッドを設け、試験
用の複数のシフトレジスタの出力端子を、それぞれ、対
応するパッドに接続するという構成を採用したことによ
り、試験中に、試験用の複数のシフトレジスタの出力を
観測することができるので、良否判定のみならず、不良
が生じた際の原因解析をも容易に行うことができる。
レジスタに対応させて素子形成面の周辺部内側の所望位
置に外部回路との接続を図るためのパッドを設け、試験
用の複数のシフトレジスタの出力端子を、それぞれ、対
応するパッドに接続するという構成を採用したことによ
り、試験中に、試験用の複数のシフトレジスタの出力を
観測することができるので、良否判定のみならず、不良
が生じた際の原因解析をも容易に行うことができる。
【図１】本発明の第１実施例を示す平面図である。
【図２】本発明の第２実施例を示す平面図である。
【図３】従来の半導体集積回路装置の一例を示す平面図
である。
である。
１ ＬＳＩ本体 ２ 素子形成面 ３ 入出力回路 ４1〜４8 機能ブロック ５1〜５14 リニア・フィードバック・シフトレジスタ
（ＬＦＳＲ） ７ 試験制御回路（ＢＩＳＴ制御回路） ９1〜９20 パッド
（ＬＦＳＲ） ７ 試験制御回路（ＢＩＳＴ制御回路） ９1〜９20 パッド
Claims (3)
- 【請求項１】基板の素子形成面の周辺部内側に被試験回
路と共に試験用の複数のシフトレジスタを形成してなる
半導体集積回路装置において、 前記試験用の複数のシフトレジスタに対応させて前記素
子形成面の周辺部内側の所望位置に外部回路との接続を
図るためのパッドを設け、前記試験用の複数のシフトレ
ジスタの出力端子を、それぞれ、対応するパッドに接続
して構成されていることを特徴とする半導体集積回路装
置。 - 【請求項２】前記試験用の複数のシフトレジスタは、一
又は直列接続された複数のシフトレジスタからなる複数
のシフトレジスタ列を構成しており、該複数のシフトレ
ジスタ列をパラレルスキャンできるように構成されてい
ることを特徴とする請求項１記載の半導体集積回路装
置。 - 【請求項３】前記試験用の複数のシフトレジスタは、直
列接続され、前記試験用の複数のシフトレジスタをシリ
アルスキャンできるように構成されていることを特徴と
する請求項１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3230538A JPH0574895A (ja) | 1991-09-10 | 1991-09-10 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3230538A JPH0574895A (ja) | 1991-09-10 | 1991-09-10 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574895A true JPH0574895A (ja) | 1993-03-26 |
Family
ID=16909325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3230538A Pending JPH0574895A (ja) | 1991-09-10 | 1991-09-10 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574895A (ja) |
-
1991
- 1991-09-10 JP JP3230538A patent/JPH0574895A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010703 |