JPH0580145B2 - - Google Patents
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- JPH0580145B2 JPH0580145B2 JP62252052A JP25205287A JPH0580145B2 JP H0580145 B2 JPH0580145 B2 JP H0580145B2 JP 62252052 A JP62252052 A JP 62252052A JP 25205287 A JP25205287 A JP 25205287A JP H0580145 B2 JPH0580145 B2 JP H0580145B2
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- wiring layer
- insulating film
- opening
- forming
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/01—Manufacture or treatment
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/075—Connecting or disconnecting of bond wires
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/981—Auxiliary members, e.g. spacers
- H10W72/983—Reinforcing structures, e.g. collars
Landscapes
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特に
寄生容量の影響の大きい高周波回路を有する半導
体装置の製造方法に関する。
寄生容量の影響の大きい高周波回路を有する半導
体装置の製造方法に関する。
高周波回路を有する半導体装置においては、素
子の高速化によりその高速動作を制限する要因と
して、寄生容量の占める割合が大きくなつてき
た。寄生容量の大きな成分として、ボンデイング
パツド領域があり、従来寄生容量を減らす方法と
して、特に信号線についてはボンデイングパツド
領域を小さく形成する方法がとられていた。
子の高速化によりその高速動作を制限する要因と
して、寄生容量の占める割合が大きくなつてき
た。寄生容量の大きな成分として、ボンデイング
パツド領域があり、従来寄生容量を減らす方法と
して、特に信号線についてはボンデイングパツド
領域を小さく形成する方法がとられていた。
しかし、上述した従来の手段はボンデイングパ
ツド領域が小さくボンデイング作業が困難なた
め、熟練作業者によるマニユアルボンデイングと
いう方法がとられており、生産性が著しく低下す
るという欠点がある。
ツド領域が小さくボンデイング作業が困難なた
め、熟練作業者によるマニユアルボンデイングと
いう方法がとられており、生産性が著しく低下す
るという欠点がある。
本発明の目的は、ボンデイングの作業性を低下
させることなくボンデイングパツドの配線層の寄
生容量を低減することが出来る半導体装置の製造
方法を提供することにある。
させることなくボンデイングパツドの配線層の寄
生容量を低減することが出来る半導体装置の製造
方法を提供することにある。
本発明の半導体装置の製造方法は、半導体基板
の一主面上に形成された第１の絶縁膜上に所定の
パターンを有する第１の配線層を形成する工程
と、該第１の配線層を覆う第２の絶縁膜を形成
し、該絶縁膜に前記第１の配線層に達する第１の
開孔を設ける工程と、前記開孔を遠して第１の配
線層と接続し少なくともワイヤボンデイングを行
うためのボンデイングパツド領域を有する第２の
配線層を形成する工程と、該第２の配線層を覆う
第３の絶縁膜を形成する工程と、該第３の絶縁膜
と前記ボンデイングパツト領域内に入るよう第２
の開孔を設け第２の配線層のボンデイング領域を
露出させる工程と、露出された前記ボンデイング
領域の一部にワイヤボデイングする工程と、前記
第３の絶縁膜および接続領域のボンデイングワイ
ヤをマスクとして開孔部内のボンデイングワイヤ
との接続領域以外の露出した第２の配線層をエツ
チング除去する工程とを含んで構成される。
の一主面上に形成された第１の絶縁膜上に所定の
パターンを有する第１の配線層を形成する工程
と、該第１の配線層を覆う第２の絶縁膜を形成
し、該絶縁膜に前記第１の配線層に達する第１の
開孔を設ける工程と、前記開孔を遠して第１の配
線層と接続し少なくともワイヤボンデイングを行
うためのボンデイングパツド領域を有する第２の
配線層を形成する工程と、該第２の配線層を覆う
第３の絶縁膜を形成する工程と、該第３の絶縁膜
と前記ボンデイングパツト領域内に入るよう第２
の開孔を設け第２の配線層のボンデイング領域を
露出させる工程と、露出された前記ボンデイング
領域の一部にワイヤボデイングする工程と、前記
第３の絶縁膜および接続領域のボンデイングワイ
ヤをマスクとして開孔部内のボンデイングワイヤ
との接続領域以外の露出した第２の配線層をエツ
チング除去する工程とを含んで構成される。
次に、本発明について図面を参照して説明す
る。第１図ａ，ｂは本発明の一実施例により形成
された半導体装置の要部の平面図および第１図ａ
のＡ−A′線に沿つた縦断面図である。
る。第１図ａ，ｂは本発明の一実施例により形成
された半導体装置の要部の平面図および第１図ａ
のＡ−A′線に沿つた縦断面図である。
第１図ａ，ｂにおいて、ボンデイングワイヤ１
０はボンデイング領域１１において第２の配線層
１２に接続し、第２の絶縁膜１３に設けられた第
１の開孔１４を通して第１の配線層１５に接続す
る。第２の配線層はボンデイングワイヤをマスク
にして自己整合的にエツチング形成されるため、
基板との間の寄生容量が大幅に減少する。
０はボンデイング領域１１において第２の配線層
１２に接続し、第２の絶縁膜１３に設けられた第
１の開孔１４を通して第１の配線層１５に接続す
る。第２の配線層はボンデイングワイヤをマスク
にして自己整合的にエツチング形成されるため、
基板との間の寄生容量が大幅に減少する。
第２図ａ〜ｃは本発明の一実施例を説明するた
めに工程順に示した半導体素子の縦断面図であ
る。まず第２図ａに示すように、第１の絶縁膜２
０を有する半導体基板２１上に第１の配線層２
２、第２の絶縁膜２３、第２の配線層２４、第３
の絶縁膜２５を順次パターニング形成したところ
の断面図である。本実施例では半導体基板はシリ
コンである。第１の配線層、第２の配線層は例え
ばアルミニウムでもよく、また、第１、第２、第
３の絶縁膜は酸化シリコン、窒化シリコン、シリ
カガラス等、後述するアルミニウムのエツチング
の際のマスクとなる材料を用いる。以上の工程は
通常行われている２層配線のプロススを用いるこ
とができる。
めに工程順に示した半導体素子の縦断面図であ
る。まず第２図ａに示すように、第１の絶縁膜２
０を有する半導体基板２１上に第１の配線層２
２、第２の絶縁膜２３、第２の配線層２４、第３
の絶縁膜２５を順次パターニング形成したところ
の断面図である。本実施例では半導体基板はシリ
コンである。第１の配線層、第２の配線層は例え
ばアルミニウムでもよく、また、第１、第２、第
３の絶縁膜は酸化シリコン、窒化シリコン、シリ
カガラス等、後述するアルミニウムのエツチング
の際のマスクとなる材料を用いる。以上の工程は
通常行われている２層配線のプロススを用いるこ
とができる。
次に、第２図ｂに示すように、第３の絶縁膜に
設けられた第２の開孔２６により露出した第２の
配線層２４にボンデイングワイヤ２７をボンデイ
ング接続する。ボンデイングワイヤ２７はアルミ
ニウム、金、銅でよく、ボンデイング手法はアル
ミニウムの場合超音波圧着法、金ワイヤの場合は
熱圧着法、ボールボンデイング法等一般に用いら
れている手法を利用してよい。但しボンデイング
位置は第２の絶縁膜に設けられた第１の開孔２８
がボンデイング接続領域２９内に含まれる必要が
ある。
設けられた第２の開孔２６により露出した第２の
配線層２４にボンデイングワイヤ２７をボンデイ
ング接続する。ボンデイングワイヤ２７はアルミ
ニウム、金、銅でよく、ボンデイング手法はアル
ミニウムの場合超音波圧着法、金ワイヤの場合は
熱圧着法、ボールボンデイング法等一般に用いら
れている手法を利用してよい。但しボンデイング
位置は第２の絶縁膜に設けられた第１の開孔２８
がボンデイング接続領域２９内に含まれる必要が
ある。
次に、第２図ｃに示すように、ボンデイング接
続領域以外で第２の開孔２６により露出した第２
の配線層２４をエツチング除去する。エツチング
にはたとえばリン酸、硝酸、酢酸が16：２：１の
容積比の混液を用いればよい。40℃に加熱した混
液で2000Å／分のエツチングレートが得られる。
エツチングによりボンデイング接続領域に隣接し
た第２の配線層が除去されるため、対シリコン基
板間寄生容量が削減できる。
続領域以外で第２の開孔２６により露出した第２
の配線層２４をエツチング除去する。エツチング
にはたとえばリン酸、硝酸、酢酸が16：２：１の
容積比の混液を用いればよい。40℃に加熱した混
液で2000Å／分のエツチングレートが得られる。
エツチングによりボンデイング接続領域に隣接し
た第２の配線層が除去されるため、対シリコン基
板間寄生容量が削減できる。
例えば、100μｍ×100μｍの大きさの第２の配
線層に、ボンデイングにより50μｍ中のボンデイ
ング領域が形成される場合、本発明を用いれば、
対シリコン基板間寄生容量を１／５程度に削減で
きる。
線層に、ボンデイングにより50μｍ中のボンデイ
ング領域が形成される場合、本発明を用いれば、
対シリコン基板間寄生容量を１／５程度に削減で
きる。
第３図は本発明の第２の実施例の平面図で、大
電流を要するパツドに適用した例である。本実施
例においては寄生容量は先の実施例ほど重要でな
く、大電流を流せる構造が重要である。本実施例
では第１の開孔３０を十字に長く設けてあり、ボ
ンデイング接続領域は必ずしも第１の開孔全体を
含まない。本実施例により、ボンデイング領域は
多少の位置ずれを生じても広い開孔領域を含み、
大電流を流すことができる。
電流を要するパツドに適用した例である。本実施
例においては寄生容量は先の実施例ほど重要でな
く、大電流を流せる構造が重要である。本実施例
では第１の開孔３０を十字に長く設けてあり、ボ
ンデイング接続領域は必ずしも第１の開孔全体を
含まない。本実施例により、ボンデイング領域は
多少の位置ずれを生じても広い開孔領域を含み、
大電流を流すことができる。
また、板状のワイヤを圧着して第１の開孔を充
分に覆う方法もある。
分に覆う方法もある。
第４図は本発明の第３の実施例の平面図であ
る。第１の開孔４０が４ケ所に設けられており、
大きなボンデイング位置ずれにも対応できる。第
１の開孔の数と位置は、装置により実用上起こり
得る任意のボンデイング位置においても、その場
合のボンデイング接続領域内に第１の開孔が含ま
れる様に設定する。
る。第１の開孔４０が４ケ所に設けられており、
大きなボンデイング位置ずれにも対応できる。第
１の開孔の数と位置は、装置により実用上起こり
得る任意のボンデイング位置においても、その場
合のボンデイング接続領域内に第１の開孔が含ま
れる様に設定する。
以上説明したように本発明は、信号を、ボンデ
イング接触領域内に設けられた開孔を介して下層
配線に伝達し、ボンデイング接触領域以外のボン
デイングパツド配線層をエツチング除去すること
により、ボンデイングの自動化ができ、その上ボ
ンデイングパツド配線層の寄生容量を低減できる
効果がある。
イング接触領域内に設けられた開孔を介して下層
配線に伝達し、ボンデイング接触領域以外のボン
デイングパツド配線層をエツチング除去すること
により、ボンデイングの自動化ができ、その上ボ
ンデイングパツド配線層の寄生容量を低減できる
効果がある。
第１図ａ，ｂは本発明の第１の実施例により形
成された半導体素子の平面図および第１図ａのＡ
−A′線縦断面図、第２図ａ〜ｃは本発明の一実
施例を説明するために工程順に示した半導体素子
の縦断面図、第３図は本発明の第２の実施例を説
明するための半導体素子の平面図、第４図は本発
明の第３の実施例を説明するための半導体素子の
平面図である。 １０，２７……ボンデイングワイヤ、１１，２
９……ボンデイング接続領域、１２，２４……第
２の配線層、１３，２３……第２の絶縁膜、１
４，２８，３０，４０……第１の開孔、１５，２
２……第１の配線層、１６，２１……半導体基
板、１７，２０……第１の絶縁膜、１８，２５…
…第３の絶縁膜、１９，２６……第２の開孔。
成された半導体素子の平面図および第１図ａのＡ
−A′線縦断面図、第２図ａ〜ｃは本発明の一実
施例を説明するために工程順に示した半導体素子
の縦断面図、第３図は本発明の第２の実施例を説
明するための半導体素子の平面図、第４図は本発
明の第３の実施例を説明するための半導体素子の
平面図である。 １０，２７……ボンデイングワイヤ、１１，２
９……ボンデイング接続領域、１２，２４……第
２の配線層、１３，２３……第２の絶縁膜、１
４，２８，３０，４０……第１の開孔、１５，２
２……第１の配線層、１６，２１……半導体基
板、１７，２０……第１の絶縁膜、１８，２５…
…第３の絶縁膜、１９，２６……第２の開孔。
Claims (1)
- １ 半導体基板の一主面上に形成された第１の絶
縁膜上に所定のパターンを有する第１の配線層を
形成する工程と、該第１の配線層を覆う第２の絶
縁膜を形成し、該絶縁膜に前記第１の配線層に達
する第１の開孔を設ける工程と、前記開孔を通し
て第１の配線層と接続し少なくともワイヤボンデ
イングを行うためのボンデイングバツド領域を有
する第２の配線層を形成する工程と、該第２の配
線層を覆う第３の絶縁膜を形成する工程と、該第
３の絶縁膜の前記ボンデイングパツト領域内に入
るよう第２の開孔を設け第２の配線層のボンデイ
ング領域を露出させる工程と、露出された前記ボ
ンデイング領域の一部にワイヤボンデイングする
工程と、前記第３の絶縁膜および接続領域のボン
デイングワイヤをマスクとして開孔部内のボンデ
イングワイヤとの接続領域以外の露出した第２の
配線層をエツチング除去する工程とを含むことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62252052A JPH0193133A (ja) | 1987-10-05 | 1987-10-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62252052A JPH0193133A (ja) | 1987-10-05 | 1987-10-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0193133A JPH0193133A (ja) | 1989-04-12 |
| JPH0580145B2 true JPH0580145B2 (ja) | 1993-11-08 |
Family
ID=17231897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62252052A Granted JPH0193133A (ja) | 1987-10-05 | 1987-10-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0193133A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03254137A (ja) * | 1990-03-05 | 1991-11-13 | Toshiba Corp | 半導体集積回路装置 |
| GB9325468D0 (en) * | 1993-12-13 | 1994-02-16 | Ici Plc | Process for purifying polyols |
-
1987
- 1987-10-05 JP JP62252052A patent/JPH0193133A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0193133A (ja) | 1989-04-12 |
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