JPH058570B2 - - Google Patents
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- JPH058570B2 JPH058570B2 JP57226135A JP22613582A JPH058570B2 JP H058570 B2 JPH058570 B2 JP H058570B2 JP 57226135 A JP57226135 A JP 57226135A JP 22613582 A JP22613582 A JP 22613582A JP H058570 B2 JPH058570 B2 JP H058570B2
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- metal
- semiconductor device
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- H10W72/01—Manufacture or treatment
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/934—Cross-sectional shape, i.e. in side view
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- H10W72/90—Bond pads, in general
- H10W72/941—Dispositions of bond pads
- H10W72/942—Dispositions of bond pads relative to underlying supporting features, e.g. bond pads, RDLs or vias
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- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明はフリツプチツプ型の半導体装置に関
し、特に半田バンプの強度の向上及び位置精度の
向上を図つた半導体装置及びその製造方法に関す
るものである。
し、特に半田バンプの強度の向上及び位置精度の
向上を図つた半導体装置及びその製造方法に関す
るものである。
フリツプチツプ型の半導体装置では、半導体基
板の表面に形成したAl配線層上に半田バンプを
形成しているが、Alと半田との接着を可能とす
るために例えばCr−Cu−Au層からなる多層の下
地層を形成し、この下地層上に半田バンプを設け
ている。この場合、前記下地層はメタルマスクを
使用した蒸着法により形成している。しかしなが
ら、この蒸着は通常250℃以上の高温条件の基で
行なつているため、メタルマスクと半導体基板と
の熱膨張係数の差等が原因となつて両者間で位置
ずれが発生してしまう。特に近年の大型ウエーハ
における処理では位置ずれ量も比例的に増大し、
所要箇所におけるバンプの高精度位置決めが困難
になつて歩留りの低下を生ずることになる。
板の表面に形成したAl配線層上に半田バンプを
形成しているが、Alと半田との接着を可能とす
るために例えばCr−Cu−Au層からなる多層の下
地層を形成し、この下地層上に半田バンプを設け
ている。この場合、前記下地層はメタルマスクを
使用した蒸着法により形成している。しかしなが
ら、この蒸着は通常250℃以上の高温条件の基で
行なつているため、メタルマスクと半導体基板と
の熱膨張係数の差等が原因となつて両者間で位置
ずれが発生してしまう。特に近年の大型ウエーハ
における処理では位置ずれ量も比例的に増大し、
所要箇所におけるバンプの高精度位置決めが困難
になつて歩留りの低下を生ずることになる。
また、従来の半田バンプ構造では剪断強度に十
分なものが得がたく、剪断試験を行なつた結果で
は半田バンプ下地層のCr層と下地石英スパツタ
膜の界面剥離が発生して簡単に破断され、必要と
される剪断強度の1/3にも満たない。これは、本
発明者の検討によれば、下地層の周側面が垂直に
近い形状とされているため、剪断時の応力が下地
層周側面に集中され、下地層と半導体基板との接
着が破壊されるものと考えられる。
分なものが得がたく、剪断試験を行なつた結果で
は半田バンプ下地層のCr層と下地石英スパツタ
膜の界面剥離が発生して簡単に破断され、必要と
される剪断強度の1/3にも満たない。これは、本
発明者の検討によれば、下地層の周側面が垂直に
近い形状とされているため、剪断時の応力が下地
層周側面に集中され、下地層と半導体基板との接
着が破壊されるものと考えられる。
したがつて本発明の目的は半田バンプにおける
剪断強度の向上を図ると共に位置精度の向上を図
ることができ、これにより信頼性及び歩留りの向
上を達成することができる半導体装置の製造方法
を提供することにある。
剪断強度の向上を図ると共に位置精度の向上を図
ることができ、これにより信頼性及び歩留りの向
上を達成することができる半導体装置の製造方法
を提供することにある。
本発明に係る半導体装置の製造方法は、半導体
基板の表面に金属配線層を形成し、上記金属配線
層上を含む上記半導体基板上に絶縁層を形成し、
上記絶縁層の選択エツチングにより上記金属配線
層の所定部分を露呈し、次に、互いに異なる金属
の順次の蒸着によつて多層構造の下地層を形成
し、上記下地層上の半田バンプ形成位置にホトレ
ジスト層を形成し、上記ホトレジスト層をエツチ
ングマスクとして上記下地層を選択エツチング
し、上記ホトレジスト層を除去した後にマスク蒸
着により上記半導体基板表面上に選択的に半田蒸
着膜を形成し、その後、上記半田蒸着膜を加熱溶
融することにより、上記下地層上に半田バンプを
形成する半導体装置の製造方法であつて、 上記選択エツチング時に、上記下地層を構成す
る多層の金属層のうちの最も下層の金属層を成す
第１金属層のエツチング速度と、この第１金属層
上の第２金属層のエツチング速度とを相違せしめ
ることによつて、上記第２金属層の周側面が上記
第１金属層の周側面よりも内側とされた状態の段
階状とすることを特徴とする。
基板の表面に金属配線層を形成し、上記金属配線
層上を含む上記半導体基板上に絶縁層を形成し、
上記絶縁層の選択エツチングにより上記金属配線
層の所定部分を露呈し、次に、互いに異なる金属
の順次の蒸着によつて多層構造の下地層を形成
し、上記下地層上の半田バンプ形成位置にホトレ
ジスト層を形成し、上記ホトレジスト層をエツチ
ングマスクとして上記下地層を選択エツチング
し、上記ホトレジスト層を除去した後にマスク蒸
着により上記半導体基板表面上に選択的に半田蒸
着膜を形成し、その後、上記半田蒸着膜を加熱溶
融することにより、上記下地層上に半田バンプを
形成する半導体装置の製造方法であつて、 上記選択エツチング時に、上記下地層を構成す
る多層の金属層のうちの最も下層の金属層を成す
第１金属層のエツチング速度と、この第１金属層
上の第２金属層のエツチング速度とを相違せしめ
ることによつて、上記第２金属層の周側面が上記
第１金属層の周側面よりも内側とされた状態の段
階状とすることを特徴とする。
以下、本発明を図示の実施例により説明する。
第１図は本発明の一実施例である半導体装置の
製造方法によつて製造された半導体装置の要部、
特に半田バンプ部位を示しており、半導体基板１
の表面部に形成した図外の回路素子に接続される
配線用Al層２の一部を半田バンプ形成位置にま
で延設している。このAl層２はその上に形成し
た層間絶縁層３、例えば、高周波スパツタリング
法により被着した石英スパツタ膜で絶縁保護され
ているが前記バンプ形成位置ではこれをエツチン
グ除去してAl層２を露呈している。そして、露
呈されたAl層２乃至その周囲の絶縁層３上にわ
たつて下地層４を形成し、更に下地層４上に略半
球状の半田バンプ５を形成している。前記下地層
４は下からCr層６、Cu・Cr・混合層７、Cu層
８、Au層９を積層状態に形成しており、しかも
各層はその周側位置を相違させることにより下地
層４全体としてはその周側面を階段状に形成して
いるのである。
製造方法によつて製造された半導体装置の要部、
特に半田バンプ部位を示しており、半導体基板１
の表面部に形成した図外の回路素子に接続される
配線用Al層２の一部を半田バンプ形成位置にま
で延設している。このAl層２はその上に形成し
た層間絶縁層３、例えば、高周波スパツタリング
法により被着した石英スパツタ膜で絶縁保護され
ているが前記バンプ形成位置ではこれをエツチン
グ除去してAl層２を露呈している。そして、露
呈されたAl層２乃至その周囲の絶縁層３上にわ
たつて下地層４を形成し、更に下地層４上に略半
球状の半田バンプ５を形成している。前記下地層
４は下からCr層６、Cu・Cr・混合層７、Cu層
８、Au層９を積層状態に形成しており、しかも
各層はその周側位置を相違させることにより下地
層４全体としてはその周側面を階段状に形成して
いるのである。
次に前記半田バンプの製造方法を説明する。
先ず第２図Ａのように半導体基板１の表面に配
線用Al層２と層間絶縁層３を形成しかつその一
部をエツチング除去して半田バンプ形成位置に前
記Al層２を露呈させる。次いで表面上に蒸着法
による下地層４を形成する。下地層４は、Cr蒸
着、Cu−Cr同時蒸着、Cu蒸着、Au蒸着を順次行
なつて下からCr層６、Cu−Cr・層７、Cu層８、
Au層９を積層状態に形成する。本例では、各層
の厚さは下から0.13、0.27、0.6、0.1μmに形成し
ている。
線用Al層２と層間絶縁層３を形成しかつその一
部をエツチング除去して半田バンプ形成位置に前
記Al層２を露呈させる。次いで表面上に蒸着法
による下地層４を形成する。下地層４は、Cr蒸
着、Cu−Cr同時蒸着、Cu蒸着、Au蒸着を順次行
なつて下からCr層６、Cu−Cr・層７、Cu層８、
Au層９を積層状態に形成する。本例では、各層
の厚さは下から0.13、0.27、0.6、0.1μmに形成し
ている。
次に同図Ｂのようにホトレジスト層１０を形成
し、その上で公知の露光、現像処理を施して半田
バンプ形成位置にのみホトレジストを残存させ、
これをエツチングマスクとする。
し、その上で公知の露光、現像処理を施して半田
バンプ形成位置にのみホトレジストを残存させ、
これをエツチングマスクとする。
この状態でヨウ素ヨウ化アンモンの水溶液をエ
ツチング液としてエツチングを行なえば、下地層
４の中でもAu層９とCu層８がエツチングされ、
更にオーバエツチングによりCu−Cr層７のCu成
分がエツチングされる。この結果、AuとCuのエ
ツチング速度の相違により、同図ＣのようにAu
層９の周側がCu層８の周側よりも外方に張り出
した状態でエツチングされる。
ツチング液としてエツチングを行なえば、下地層
４の中でもAu層９とCu層８がエツチングされ、
更にオーバエツチングによりCu−Cr層７のCu成
分がエツチングされる。この結果、AuとCuのエ
ツチング速度の相違により、同図ＣのようにAu
層９の周側がCu層８の周側よりも外方に張り出
した状態でエツチングされる。
次に、今度はCF4と４％O2のガスを使用したプ
ラズマエツチングを行なえば、Cu−Cr層７のCr
成分とCr層６がエツチングされる。このとき、
エツチング速度の相違によりCu−Cr層７の周側
がCr層６の周側よりも小さくなる。そして、こ
のエツチング量を適宜コントロールすることによ
り、同図Ｄのように下地層の各層６，７，８，９
の周側を階段状に形成することができる。
ラズマエツチングを行なえば、Cu−Cr層７のCr
成分とCr層６がエツチングされる。このとき、
エツチング速度の相違によりCu−Cr層７の周側
がCr層６の周側よりも小さくなる。そして、こ
のエツチング量を適宜コントロールすることによ
り、同図Ｄのように下地層の各層６，７，８，９
の周側を階段状に形成することができる。
その後、ホトレジスト層１０を除去し、次に、
下地層４上に低温（50〜120℃）のメタルマスク
蒸着法により、選択的にPb−Snの半田蒸着膜を
形成し、N2雰囲気中の電気炉内で半田蒸着膜を
溶解する、このときAu層とCu層の１部分は半田
内に拡散され、その直後に冷却を行い、第１図の
半田バンプ５を固着形成させる、 以上の構成によれば、下地層４を構成する積層
された各層６，７，８，９の周側面を階段状に形
成しているので、半田バンプ５に剪断力が作用し
てもこの剪断力に基づく応力と、下地層の周辺に
集中する残留応力の和が最大値をとらないよう
に、下地各層の周辺位置を外側に階段状に移すこ
とにより、応力の集中が防止される。これによ
り、特に絶縁層３とCr層６との間に生じる集中
応力を低減して絶縁層３のクラツクを防止し、か
つ両者界面の密着力（接着力）を向上できる。因
みに本実施例では1.7Kg／mm2以上の密着力を得る
ことができた。
下地層４上に低温（50〜120℃）のメタルマスク
蒸着法により、選択的にPb−Snの半田蒸着膜を
形成し、N2雰囲気中の電気炉内で半田蒸着膜を
溶解する、このときAu層とCu層の１部分は半田
内に拡散され、その直後に冷却を行い、第１図の
半田バンプ５を固着形成させる、 以上の構成によれば、下地層４を構成する積層
された各層６，７，８，９の周側面を階段状に形
成しているので、半田バンプ５に剪断力が作用し
てもこの剪断力に基づく応力と、下地層の周辺に
集中する残留応力の和が最大値をとらないよう
に、下地各層の周辺位置を外側に階段状に移すこ
とにより、応力の集中が防止される。これによ
り、特に絶縁層３とCr層６との間に生じる集中
応力を低減して絶縁層３のクラツクを防止し、か
つ両者界面の密着力（接着力）を向上できる。因
みに本実施例では1.7Kg／mm2以上の密着力を得る
ことができた。
一方、下地層４をホトレジストを利用してエツ
チング形成しているので、従来のようなマスク位
置ずれを防止でき、半田バンプの形成位置を高精
度に設定できる。因みに従来では33μm程度あつ
たずれ量を最大でも3.5μm程度に抑えることがで
きた。
チング形成しているので、従来のようなマスク位
置ずれを防止でき、半田バンプの形成位置を高精
度に設定できる。因みに従来では33μm程度あつ
たずれ量を最大でも3.5μm程度に抑えることがで
きた。
これらのことから、半田バンプの剪断破壊によ
る歩留りを従来の90％から99％に向上でき、また
位置ずれによる歩留りを従来の90％から99.9％に
向上することができる。
る歩留りを従来の90％から99％に向上でき、また
位置ずれによる歩留りを従来の90％から99.9％に
向上することができる。
ここで、前記下地層４の積層構造は前例のもの
に限られるものではなく、例えばTi−Cu−Au
−、NiCr−Ni−Au、Cr−Ni−Auの積層構造で
あつてもよく、これ以外の構成でもよい。
に限られるものではなく、例えばTi−Cu−Au
−、NiCr−Ni−Au、Cr−Ni−Auの積層構造で
あつてもよく、これ以外の構成でもよい。
また、下地層の各層周側面を階段状に形成する
他の方法として、第３図に要部を示すように、先
ずヨウ素系エツチング液にてAu層９、Cu層８、
Cu−Cr層７のCu成分を同図のａのようにエツチ
ングした後にHClをエツチング液としてCu−Cr
層７とCr層６を同図のｂのようにオーバエツチ
ングし、その後再び条件を相違させたヨウ素系エ
ツチング液にてAu層９、Cu層８を同図のｃのよ
うにエツチングして、下地層全体を前例と同様な
階段状に形成してもよい。
他の方法として、第３図に要部を示すように、先
ずヨウ素系エツチング液にてAu層９、Cu層８、
Cu−Cr層７のCu成分を同図のａのようにエツチ
ングした後にHClをエツチング液としてCu−Cr
層７とCr層６を同図のｂのようにオーバエツチ
ングし、その後再び条件を相違させたヨウ素系エ
ツチング液にてAu層９、Cu層８を同図のｃのよ
うにエツチングして、下地層全体を前例と同様な
階段状に形成してもよい。
以上のように本発明の半導体装置によれば、半
田バンプの下地層を多層構造とした上で各層の周
側面位置を相違させて下地層全体としての周側面
を階段状に形成しているので、下地層に作用され
る剪断応力を厚さ方向に分散させることができ、
これにより半田バンプの強度を高めて信頼性の向
上を図ることができる。
田バンプの下地層を多層構造とした上で各層の周
側面位置を相違させて下地層全体としての周側面
を階段状に形成しているので、下地層に作用され
る剪断応力を厚さ方向に分散させることができ、
これにより半田バンプの強度を高めて信頼性の向
上を図ることができる。
また、本発明方法によれば、多層に形成した下
地層の各層を順序的にエツチング処理して各層の
周側面位置を相違させ、これにより下地層の周側
面を階段状にして半田バンプを形成しているの
で、所謂ホトエツチング方法が採用可能であり、
半田バンプ位置を高精度に設定できる。これによ
り、前述した信頼性の向上と相俟つて歩留りの向
上を実限できる。
地層の各層を順序的にエツチング処理して各層の
周側面位置を相違させ、これにより下地層の周側
面を階段状にして半田バンプを形成しているの
で、所謂ホトエツチング方法が採用可能であり、
半田バンプ位置を高精度に設定できる。これによ
り、前述した信頼性の向上と相俟つて歩留りの向
上を実限できる。
第１図は本発明の一実施例である半導体装置の
製造方法によつて製造された半導体装置の要部の
断面図、第２図Ａ〜Ｄは製造方法を説明するため
の工程断面図、第３図は他の方法を説明するため
の模式的な断面図である。 １…半導体基板、２…Al層、３…層間絶縁層、
４…下地層、５…半田バンプ、６…Cr層、７…
Cu−Cr層、８…Cu層、９…Au層、１０…ホトレ
ジスト層。
製造方法によつて製造された半導体装置の要部の
断面図、第２図Ａ〜Ｄは製造方法を説明するため
の工程断面図、第３図は他の方法を説明するため
の模式的な断面図である。 １…半導体基板、２…Al層、３…層間絶縁層、
４…下地層、５…半田バンプ、６…Cr層、７…
Cu−Cr層、８…Cu層、９…Au層、１０…ホトレ
ジスト層。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の表面に金属配線層を形成し、上
記金属配線層上を含む上記半導体基板上に絶縁層
を形成し、上記絶縁層の選択エツチングにより上
記金属配線層の所定部分を露呈し、次に、互いに
異なる金属の順次の蒸着によつて多層構造の下地
層を形成し、上記下地層上の半田バンプ形成位置
にホトレジスト層を形成し、上記ホトレジスト層
をエツチングマスクとして上記下地層を選択エツ
チングし、上記ホトレジスト層を除去した後にマ
スク蒸着により上記半導体基板表面上に選択的に
半田蒸着膜を形成し、その後、上記半田蒸着膜を
加熱溶融することにより、上記下地層上に半田バ
ンプを形成する半導体装置の製造方法であつて、 上記選択エツチング時に、上記下地層を構成す
る多層の金属層のうちの最も下層の金属層を成す
第１金属層のエツチング速度と、この第１金属層
上の第２金属層のエツチング速度とを相違せしめ
ることによつて、上記第２金属層の周側面が上記
第１金属層の周側面よりも内側とされた状態の段
階状とすることを特徴とする半導体装置の製造方
法。 ２ 上記下地層は、Crから成る上記第１金属層
と、CrとCuの混合層から成る上記第２金属層と、
上記第２金属層上のCu層と、上記Cu層上のAu層
とから成ることを特徴とする特許請求の範囲第１
項記載の半導体装置の製造方法。 ３ 上記第２金属層と上記第１金属層とのエツチ
ングは、CF4とO2のガスを使用したプラズマエツ
チングであることを特徴とする特許請求の範囲第
２項記載の半導体装置の製造方法。 ４ 上記下地層は、Tiから成る上記第１金属層
と、Cuから成る上記第２金属層と、上記第２金
属層上のAu層とから成ることを特徴とする特許
請求の範囲第１項記載の半導体装置の製造方法。 ５ 上記下地層は、NiCrから成る上記第１金属
層と、Niから成る上記第２金属層と、上記第２
金属層上のAu層とから成ることを特徴とする特
許請求の範囲第１項記載の半導体装置の製造方
法。 ６ 上記下地層は、Crから成る上記第１金属層
と、Niから成る上記第２金属層と、上記第２金
属層上のAu層とから成ることを特徴とする特許
請求の範囲第１項記載の半導体装置の製造方法。 ７ 上記金属配線層は、Al層から成り、上記絶
縁層は石英スパツタ膜から成ることを特徴とする
特許請求の範囲第１項ないし第５項のうちの１に
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226135A JPS59117135A (ja) | 1982-12-24 | 1982-12-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226135A JPS59117135A (ja) | 1982-12-24 | 1982-12-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59117135A JPS59117135A (ja) | 1984-07-06 |
| JPH058570B2 true JPH058570B2 (ja) | 1993-02-02 |
Family
ID=16840393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57226135A Granted JPS59117135A (ja) | 1982-12-24 | 1982-12-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117135A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61141155A (ja) * | 1984-12-14 | 1986-06-28 | Hitachi Ltd | はんだ下地電極 |
| US4950623A (en) * | 1988-08-02 | 1990-08-21 | Microelectronics Center Of North Carolina | Method of building solder bumps |
| JP2533634B2 (ja) * | 1989-01-31 | 1996-09-11 | 松下電器産業株式会社 | バンプ電極を備える半導体装置の製造方法 |
| US5289631A (en) * | 1992-03-04 | 1994-03-01 | Mcnc | Method for testing, burn-in, and/or programming of integrated circuit chips |
| US5268072A (en) * | 1992-08-31 | 1993-12-07 | International Business Machines Corporation | Etching processes for avoiding edge stress in semiconductor chip solder bumps |
| JPH07105586B2 (ja) * | 1992-09-15 | 1995-11-13 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 半導体チップ結合構造 |
| US5376584A (en) * | 1992-12-31 | 1994-12-27 | International Business Machines Corporation | Process of making pad structure for solder ball limiting metallurgy having reduced edge stress |
| US5384283A (en) * | 1993-12-10 | 1995-01-24 | International Business Machines Corporation | Resist protection of ball limiting metal during etch process |
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-
1982
- 1982-12-24 JP JP57226135A patent/JPS59117135A/ja active Granted
Also Published As
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