JPH0590613A - 静電誘導トランジスタの製造方法 - Google Patents
静電誘導トランジスタの製造方法Info
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- JPH0590613A JPH0590613A JP24866591A JP24866591A JPH0590613A JP H0590613 A JPH0590613 A JP H0590613A JP 24866591 A JP24866591 A JP 24866591A JP 24866591 A JP24866591 A JP 24866591A JP H0590613 A JPH0590613 A JP H0590613A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【構成】Ｎ- 型エピタキシャル層２ａに選択的にボロン
注入層３αａを形成し、押込拡散を行ない、再びＮ型不
純物を全面に導入し、ゲート領域３ａ、ソース領域４ａ
を形成する。 【効果】従来はゲート領域形成後にＮ+ 型エピタキシャ
ル層を形成する必要があったが、その必要がなくなり工
数節減ができる。又、ソース領域の厚さのバラツキを少
なくでき、静電誘導トランジスタの特性のバラツキを減
らすことができる。
注入層３αａを形成し、押込拡散を行ない、再びＮ型不
純物を全面に導入し、ゲート領域３ａ、ソース領域４ａ
を形成する。 【効果】従来はゲート領域形成後にＮ+ 型エピタキシャ
ル層を形成する必要があったが、その必要がなくなり工
数節減ができる。又、ソース領域の厚さのバラツキを少
なくでき、静電誘導トランジスタの特性のバラツキを減
らすことができる。
Description
【０００１】
【産業上の利用分野】本発明は静電誘導トランジスタの
製造方法に関する。
製造方法に関する。
【０００２】
【従来の技術】従来の静電誘導トランジスタの製造方法
について説明すると、まず、図２（ａ）に示すように、
Ｎ+ 型シリコン基板１の表面にＮ- 型エピタキシャル層
を形成し、次に、図２（ｂ）に示すように、選択的にボ
ロン注入層３αを形成し、熱処理を行なうと、図２
（ｃ）に示すように、ボロン注入層３αは多少変形して
３βとなる。次に、図２（ｄ）に示すように、Ｎ+ 型エ
ピタキシャル層４を形成すると、ボロン注入層３βはＰ
+ 型ゲート領域３となる。次に半導体チップの周辺部を
エッチングしてその部分のＰ+ 型ゲート領域３を露出さ
せ、ソース電極５，ゲート電極６，ドレイン電極７を形
成する。
について説明すると、まず、図２（ａ）に示すように、
Ｎ+ 型シリコン基板１の表面にＮ- 型エピタキシャル層
を形成し、次に、図２（ｂ）に示すように、選択的にボ
ロン注入層３αを形成し、熱処理を行なうと、図２
（ｃ）に示すように、ボロン注入層３αは多少変形して
３βとなる。次に、図２（ｄ）に示すように、Ｎ+ 型エ
ピタキシャル層４を形成すると、ボロン注入層３βはＰ
+ 型ゲート領域３となる。次に半導体チップの周辺部を
エッチングしてその部分のＰ+ 型ゲート領域３を露出さ
せ、ソース電極５，ゲート電極６，ドレイン電極７を形
成する。
【０００３】
【発明が解決しようとする課題】この従来の静電誘導ト
ランジスタの製造方法では、エピタキシャル層の成長を
２回行なう必要があった。そのため製造完了ウェハーの
コストは、他の品種に比し２〜３割程度高いものとなっ
ていた。
ランジスタの製造方法では、エピタキシャル層の成長を
２回行なう必要があった。そのため製造完了ウェハーの
コストは、他の品種に比し２〜３割程度高いものとなっ
ていた。
【０００４】また、エピタキシャル層の厚さバラツキは
±１０％程度あり、このため電気的特性のバラツキも大
きくなっていた。
±１０％程度あり、このため電気的特性のバラツキも大
きくなっていた。
【０００５】
【課題を解決するための手段】本発明の静電誘導トラン
ジスタの製造方法は、高濃度第１導電型半導体基板上に
低濃度第１導電型エピタキシャル層を堆積する工程と、
前記低濃度第１導電型エピタキシャル層の表面から所定
の深さまで第２導電型不純物を選択的に導入したのち第
１導電型不純物を前記所定の深さより浅く導入すること
によて第２導電型ゲート領域および第１導電型ソース領
域を形成する工程とを有するというものである。
ジスタの製造方法は、高濃度第１導電型半導体基板上に
低濃度第１導電型エピタキシャル層を堆積する工程と、
前記低濃度第１導電型エピタキシャル層の表面から所定
の深さまで第２導電型不純物を選択的に導入したのち第
１導電型不純物を前記所定の深さより浅く導入すること
によて第２導電型ゲート領域および第１導電型ソース領
域を形成する工程とを有するというものである。
【０００６】
【実施例】図１（ａ）〜（ｄ）は本発明の一実施例の説
明に使用する工程順断面図である。
明に使用する工程順断面図である。
【０００７】まず、図１（ａ）に示すように、ヒ素を５
×１０19／ｃｍ3 程ドーピングした厚さ０．７ｍｍ前後
のＮ+ 型シリコン基板１の表面に不純物濃度５×１０13
〜５×１０15／ｃｍ3 のＮ- 型エピタキシャル層２ａを
５〜１００μｍ程度形成する。次に、図１（ｂ）に示す
ように、ボロンを加速電圧３０〜５０ｋＶで１×１０13
〜５×１０14／ｃｍ2 程度選択的に打込んでボロン注入
層３αａを形成する。次に、１０００〜１２００℃，１
〜１０時間の押込拡散を行なうと、図１（ｃ）に示すよ
うに、深さ１μｍ〜十数μｍのボロン注入層３βａが形
成される。
×１０19／ｃｍ3 程ドーピングした厚さ０．７ｍｍ前後
のＮ+ 型シリコン基板１の表面に不純物濃度５×１０13
〜５×１０15／ｃｍ3 のＮ- 型エピタキシャル層２ａを
５〜１００μｍ程度形成する。次に、図１（ｂ）に示す
ように、ボロンを加速電圧３０〜５０ｋＶで１×１０13
〜５×１０14／ｃｍ2 程度選択的に打込んでボロン注入
層３αａを形成する。次に、１０００〜１２００℃，１
〜１０時間の押込拡散を行なうと、図１（ｃ）に示すよ
うに、深さ１μｍ〜十数μｍのボロン注入層３βａが形
成される。
【０００８】次に、リンを加速電圧１００〜１５０ｋＶ
で５×１０14〜１×１０16／ｃｍ2 程度全面に打込んで
１０００〜１２００℃，１〜５時間の熱処理を行なう。
図１（ｄ）に示すように、ボロン注入層３αａはその上
部がＮ+ 型に反転しゲート領域３ａとなり同時にＮ- 型
エピタキシャル層２ａのうち表面から０．５μｍ〜１０
μｍ程度まではＮ+ 型のソース領域４ａとなる。以下
は、従来例と同称である。
で５×１０14〜１×１０16／ｃｍ2 程度全面に打込んで
１０００〜１２００℃，１〜５時間の熱処理を行なう。
図１（ｄ）に示すように、ボロン注入層３αａはその上
部がＮ+ 型に反転しゲート領域３ａとなり同時にＮ- 型
エピタキシャル層２ａのうち表面から０．５μｍ〜１０
μｍ程度まではＮ+ 型のソース領域４ａとなる。以下
は、従来例と同称である。
【０００９】
【発明の効果】以上説明したように本発明は、低濃度第
１導電型エピタキシャル層に第２導電型不純物を選択的
に導入したのち第１導電型不純物を全面に導入して、ゲ
ート領域とソース領域を形成することにより、従来２回
成長していたエピタキシャル層を１回だけで済ますこと
ができ、製造コストを低減できる。また従来エピタキシ
ャル層の厚さバラツキは±１０％であったが、イオン注
入法では±３％程度にバラツキを減少でき、静電誘導ト
ランジスタの伝達特性などの電気的特性のバラツキを減
少できるという効果を有する。
１導電型エピタキシャル層に第２導電型不純物を選択的
に導入したのち第１導電型不純物を全面に導入して、ゲ
ート領域とソース領域を形成することにより、従来２回
成長していたエピタキシャル層を１回だけで済ますこと
ができ、製造コストを低減できる。また従来エピタキシ
ャル層の厚さバラツキは±１０％であったが、イオン注
入法では±３％程度にバラツキを減少でき、静電誘導ト
ランジスタの伝達特性などの電気的特性のバラツキを減
少できるという効果を有する。
【図１】本発明の一実施例の説明に使用するため（ａ）
〜（ｄ）に分図して示す工程順断面図である。
〜（ｄ）に分図して示す工程順断面図である。
【図２】従来の技術の説明に使用するため（ａ）〜
（ｅ）に分図して示す工程順断面図である。
（ｅ）に分図して示す工程順断面図である。
１ Ｎ+ 型シリコン基板 ２ Ｎ- 型エピタキシャル層 ３α，３αａ，３β，３βａ ボロン注入層 ３，３ａ ゲート領域 ４ Ｎ+ エピタキシャル層 ４ａ ソース領域 ５ ソース電極 ６ ゲート電極 ７ ドレイン電極
Claims (1)
- 【請求項１】 高濃度第１導電型半導体基板上に低濃度
第１導電型エピタキシャル層を堆積する工程と、前記低
濃度第１導電型エピタキシャル層の表面から所定の深さ
まで第２導電型不純物を選択的に導入したのち第１導電
型不純物を前記所定の深さより浅く導入することによて
第２導電型ゲート領域および第１導電型ソース領域を形
成する工程とを有することを特徴とする静電誘導トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3248665A JP3070182B2 (ja) | 1991-09-27 | 1991-09-27 | 静電誘導トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3248665A JP3070182B2 (ja) | 1991-09-27 | 1991-09-27 | 静電誘導トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0590613A true JPH0590613A (ja) | 1993-04-09 |
| JP3070182B2 JP3070182B2 (ja) | 2000-07-24 |
Family
ID=17181522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3248665A Expired - Fee Related JP3070182B2 (ja) | 1991-09-27 | 1991-09-27 | 静電誘導トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3070182B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2375451A3 (en) * | 2004-12-01 | 2012-04-18 | Ss Sc Ip, Llc | Lateral trench field-effect transistors in wide bandgap semiconductor materials, methods of making, and integrated circuits incorporating the transistors |
-
1991
- 1991-09-27 JP JP3248665A patent/JP3070182B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2375451A3 (en) * | 2004-12-01 | 2012-04-18 | Ss Sc Ip, Llc | Lateral trench field-effect transistors in wide bandgap semiconductor materials, methods of making, and integrated circuits incorporating the transistors |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3070182B2 (ja) | 2000-07-24 |
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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