JPH061888B2 - シユミツト回路 - Google Patents
シユミツト回路Info
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- JPH061888B2 JPH061888B2 JP60276860A JP27686085A JPH061888B2 JP H061888 B2 JPH061888 B2 JP H061888B2 JP 60276860 A JP60276860 A JP 60276860A JP 27686085 A JP27686085 A JP 27686085A JP H061888 B2 JPH061888 B2 JP H061888B2
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- input terminal
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はＭＯＳトランジスタを用いたシュミット回路に
関する。
関する。
［従来の技術］ 従来のシュミット回路を第９図に示す。従来のしきい電
圧の精度の良いシュミット回路は入力信号と共に抵抗分
割により得られる基準電圧ＶＨ，ＶＬが与えられる２個
の比較回路１１，１２とこれらの比較回路の出力を入力
とし整形された波形を出力するＲＳフリップフロップ回
路１３から構成される。
圧の精度の良いシュミット回路は入力信号と共に抵抗分
割により得られる基準電圧ＶＨ，ＶＬが与えられる２個
の比較回路１１，１２とこれらの比較回路の出力を入力
とし整形された波形を出力するＲＳフリップフロップ回
路１３から構成される。
［発明が解決しようとする問題点］ 第９図に示したシュミット回路は、アナログで構成され
る比較回路を２個も使用していることから消費電力量が
大きいうえにチップ面積も大きくなる。
る比較回路を２個も使用していることから消費電力量が
大きいうえにチップ面積も大きくなる。
上記欠点を考慮して比較回路を１個にした第１０図のよ
うなシュミット回路が考えられる。この回路では基準電
圧発生回路１６と比較回路１４の間に基準電圧ＶＨ，Ｖ
Ｌを切替えるスイッチ回路１５を設ける。比較回路１４
は入力信号とスイッチ回路１５により接続される一方の
基準電圧とが入力され、シュミット回路の出力信号とス
イッチ回路の制御信号を出力する。
うなシュミット回路が考えられる。この回路では基準電
圧発生回路１６と比較回路１４の間に基準電圧ＶＨ，Ｖ
Ｌを切替えるスイッチ回路１５を設ける。比較回路１４
は入力信号とスイッチ回路１５により接続される一方の
基準電圧とが入力され、シュミット回路の出力信号とス
イッチ回路の制御信号を出力する。
第１０図のシュミット回路により消費電力量とチップ面
積が大きくなるという問題点が解決されるが、基準電圧
発生回路１６にスイッチ回路１５が直接接続されるため
に、配線上に発生する寄生容量およびスイッチトランジ
スタのミラー容量がスイッチング時に充放電を起こしノ
イズを発生させる。多数のシュミット回路を共用する場
合、このノイズは他のシュミット回路のしきい電圧に影
響して誤動作を起す場合がある。
積が大きくなるという問題点が解決されるが、基準電圧
発生回路１６にスイッチ回路１５が直接接続されるため
に、配線上に発生する寄生容量およびスイッチトランジ
スタのミラー容量がスイッチング時に充放電を起こしノ
イズを発生させる。多数のシュミット回路を共用する場
合、このノイズは他のシュミット回路のしきい電圧に影
響して誤動作を起す場合がある。
［問題点を解決するための手段］ 上記目的を達成するために、本発明では、第１電源に接
続される定電流源回路と、第１基準電圧と第２基準電圧
を発生する基準電圧発生回路と、第２電源に接続され、
第１入力端子と第２入力端子と一つの出力端子を備え、
前記第１入力端子への入力信号と前記第２入力端子への
入力信号とを前記出力端子から差動出力させる比較回路
と、前記定電流源回路と前記比較回路の第１入力端子の
間に設けられ入力信号がゲートに印加される第１ＭＯＳ
トランジスタと、前記定電流源回路と前記比較回路の第
２入力端子の間に設けられ前記第１基準電圧がゲートに
印加される第２ＭＯＳトランジスタと、前記定電流源回
路と前記比較回路の第２入力端子の間に前記第２ＭＯＳ
トランジスタと並列に設けられ前記第２基準電圧がゲー
トに印加される第３ＭＯＳトランジスタと、前記第３Ｍ
ＯＳトランジスタと前記比較回路の第２入力端子との間
に設けられ、前記比較回路の出力端子から供給される出
力信号により前記第２ＭＯＳトランジスタを通る信号あ
るいは前記第３ＭＯＳトランジスタを通る信号のいずれ
か一方が前記比較回路の第２入力端子に入力されるよう
に制御するスイッチ回路とを具備するシュミット回路を
提供している。
続される定電流源回路と、第１基準電圧と第２基準電圧
を発生する基準電圧発生回路と、第２電源に接続され、
第１入力端子と第２入力端子と一つの出力端子を備え、
前記第１入力端子への入力信号と前記第２入力端子への
入力信号とを前記出力端子から差動出力させる比較回路
と、前記定電流源回路と前記比較回路の第１入力端子の
間に設けられ入力信号がゲートに印加される第１ＭＯＳ
トランジスタと、前記定電流源回路と前記比較回路の第
２入力端子の間に設けられ前記第１基準電圧がゲートに
印加される第２ＭＯＳトランジスタと、前記定電流源回
路と前記比較回路の第２入力端子の間に前記第２ＭＯＳ
トランジスタと並列に設けられ前記第２基準電圧がゲー
トに印加される第３ＭＯＳトランジスタと、前記第３Ｍ
ＯＳトランジスタと前記比較回路の第２入力端子との間
に設けられ、前記比較回路の出力端子から供給される出
力信号により前記第２ＭＯＳトランジスタを通る信号あ
るいは前記第３ＭＯＳトランジスタを通る信号のいずれ
か一方が前記比較回路の第２入力端子に入力されるよう
に制御するスイッチ回路とを具備するシュミット回路を
提供している。
［作用］ 以上のように構成されたシュミット回路では、入力信号
がゲートに印加されるＭＯＳトランジスタと、スイッチ
回路により比較回路に接続され一方の基準電圧がゲート
に印加されるＭＯＳトランジスタとが差動回路として働
く。両トランジスタからの電流は比較回路で比較され、
比較回路は出力信号とスイッチ回路の制御信号を出力す
る。入力信号が変化して比較回路の出力が反転するとス
イッチが切替わり、今度は入力信号が印加されるＭＯＳ
トランジスタと、他方の基準電圧が印加されるＭＯＳト
ランジスタが差動回路を構成する。同様にして比較回路
に電流が入力され、シュミット回路の出力信号とスイッ
チ回路の制御信号を得る。
がゲートに印加されるＭＯＳトランジスタと、スイッチ
回路により比較回路に接続され一方の基準電圧がゲート
に印加されるＭＯＳトランジスタとが差動回路として働
く。両トランジスタからの電流は比較回路で比較され、
比較回路は出力信号とスイッチ回路の制御信号を出力す
る。入力信号が変化して比較回路の出力が反転するとス
イッチが切替わり、今度は入力信号が印加されるＭＯＳ
トランジスタと、他方の基準電圧が印加されるＭＯＳト
ランジスタが差動回路を構成する。同様にして比較回路
に電流が入力され、シュミット回路の出力信号とスイッ
チ回路の制御信号を得る。
このようにシュミット回路のしきい値の基準となる電圧
ＶＨ又はＶＬで信号を反転して波形整形された信号を出
力する。
ＶＨ又はＶＬで信号を反転して波形整形された信号を出
力する。
［実施例］ 以下本実施例を図面によって説明する。
第１図は本発明の一実施例の動作原理図である。図にお
いてＴｒ１，Ｔｒ２，Ｔｒ３はいずれも同一チャネル型
ＭＯＳトランジスタでＴｒ１のゲートには入力信号が印
加される。定電流回路１は電源ＶＢ１に接続され、Ｔｒ
１，Ｔｒ２，Ｔｒ３の共通ソースに定電流を供給する。
基準電圧発生回路２は基準電圧ＶＨ，ＶＬをそれぞれＴ
ｒ２，Ｔｒ３のゲートに印加する。（但し、ＶＨ＞ＶＬ
とする。）スイッチ回路３は比較回路からの制御信号が
「Ｈ」レベルの時Ｔｒ３を比較回路４へ接続し、制御信
号が「Ｌ」レベルの時Ｔｒ２を比較回路４へ接続する。
比較回路４はＴｒ１からの電流入力を「−」端子に、Ｔ
ｒ２又はＴｒ３からの電流入力を「＋」端子に受け、両
者を比較して「＋」端子が大きい場合に「Ｈ」レベル
を、「−」端子が大きい場合に「Ｌ」レベルを出力端子
ＯＵＴとスイッチ回路３へ出力する。
いてＴｒ１，Ｔｒ２，Ｔｒ３はいずれも同一チャネル型
ＭＯＳトランジスタでＴｒ１のゲートには入力信号が印
加される。定電流回路１は電源ＶＢ１に接続され、Ｔｒ
１，Ｔｒ２，Ｔｒ３の共通ソースに定電流を供給する。
基準電圧発生回路２は基準電圧ＶＨ，ＶＬをそれぞれＴ
ｒ２，Ｔｒ３のゲートに印加する。（但し、ＶＨ＞ＶＬ
とする。）スイッチ回路３は比較回路からの制御信号が
「Ｈ」レベルの時Ｔｒ３を比較回路４へ接続し、制御信
号が「Ｌ」レベルの時Ｔｒ２を比較回路４へ接続する。
比較回路４はＴｒ１からの電流入力を「−」端子に、Ｔ
ｒ２又はＴｒ３からの電流入力を「＋」端子に受け、両
者を比較して「＋」端子が大きい場合に「Ｈ」レベル
を、「−」端子が大きい場合に「Ｌ」レベルを出力端子
ＯＵＴとスイッチ回路３へ出力する。
第２図に第１図の実施例の具体的回路図を示す。前記Ｔ
ｒ１，Ｔｒ２，Ｔｒ３はＰチャネルＭＯＳトランジスタ
で構成される。前記定電流回路１は、電圧源ＶＢ１がゲ
ートに印加されるＰチャネルＭＯＳトランジスタＴｒ４
で構成される。前記基準電圧発生回路は電源ＶＤＤとＶ
ＳＳの間に設けられる抵抗で構成され、この抵抗を分割
して基準電圧ＶＨ，ＶＬを得ている。前記スイッチ回路
３は端子６に接続され、並列に接続されるＰチャネルＭ
ＯＳトランジスタＴｒ５とＮャネルＭＯＳトランジスタ
Ｔｒ６と、Ｔｒ５のゲートとＴｒ６のゲートの間に設け
られるインバータからなるトランスファゲートにより構
成され、共通に接続されるＴｒ５のドレインとＴｒ６の
ソースは端子５とともに端子８に接続される。前記比較
回路４は端子８に接続され「＋」端子となるドレインと
ゲートが接続されるＰチャネルＭＯＳトランジスタＴｒ
８とゲートがＴｒ８のドレインに接続されるＰチャネル
ＭＯＳトランジスタＴｒ９とからなるカレントミラー回
路と、端子７に接続され「−」入力端子となるドレイン
とゲートが接続されるＰチャネルＭＯＳトランジスタＴ
ｒ７とゲートがＴｒ７のドレインに接続されるＰチャネ
ルＭＯＳトランジスタＴｒ１０とからなるカレントミラ
ー回路と、ドレインがＴｒ９のドレインに接続されその
ドレインにゲートが接続されソースが電源に接続される
ＮャネルＭＯＳトランジスタＴｒ１１と、ドレインがＴ
ｒ１０のドレインに接続されゲートがＴｒ１１のドレイ
ンに接続されソースが電源に接続されるＮャネルＭＯＳ
トランジスタＴｒ１２とからなるカレントミラー回路と
で構成される。この比較回路４は「＋」端子入力電流に
比較してＴｒ１２を流れる電流と、「−」端子入力電流
に比例してＴｒ１０を流れる電流とが出力端子に流れ込
む際に引張り合い、「＋」端子入力電流が「−」端子入
力電流より大きい場合「Ｈ」レベルを、「−」端子入力
電流の方が大きい場合「Ｌ」レベルを出力する。
ｒ１，Ｔｒ２，Ｔｒ３はＰチャネルＭＯＳトランジスタ
で構成される。前記定電流回路１は、電圧源ＶＢ１がゲ
ートに印加されるＰチャネルＭＯＳトランジスタＴｒ４
で構成される。前記基準電圧発生回路は電源ＶＤＤとＶ
ＳＳの間に設けられる抵抗で構成され、この抵抗を分割
して基準電圧ＶＨ，ＶＬを得ている。前記スイッチ回路
３は端子６に接続され、並列に接続されるＰチャネルＭ
ＯＳトランジスタＴｒ５とＮャネルＭＯＳトランジスタ
Ｔｒ６と、Ｔｒ５のゲートとＴｒ６のゲートの間に設け
られるインバータからなるトランスファゲートにより構
成され、共通に接続されるＴｒ５のドレインとＴｒ６の
ソースは端子５とともに端子８に接続される。前記比較
回路４は端子８に接続され「＋」端子となるドレインと
ゲートが接続されるＰチャネルＭＯＳトランジスタＴｒ
８とゲートがＴｒ８のドレインに接続されるＰチャネル
ＭＯＳトランジスタＴｒ９とからなるカレントミラー回
路と、端子７に接続され「−」入力端子となるドレイン
とゲートが接続されるＰチャネルＭＯＳトランジスタＴ
ｒ７とゲートがＴｒ７のドレインに接続されるＰチャネ
ルＭＯＳトランジスタＴｒ１０とからなるカレントミラ
ー回路と、ドレインがＴｒ９のドレインに接続されその
ドレインにゲートが接続されソースが電源に接続される
ＮャネルＭＯＳトランジスタＴｒ１１と、ドレインがＴ
ｒ１０のドレインに接続されゲートがＴｒ１１のドレイ
ンに接続されソースが電源に接続されるＮャネルＭＯＳ
トランジスタＴｒ１２とからなるカレントミラー回路と
で構成される。この比較回路４は「＋」端子入力電流に
比較してＴｒ１２を流れる電流と、「−」端子入力電流
に比例してＴｒ１０を流れる電流とが出力端子に流れ込
む際に引張り合い、「＋」端子入力電流が「−」端子入
力電流より大きい場合「Ｈ」レベルを、「−」端子入力
電流の方が大きい場合「Ｌ」レベルを出力する。
次に動作について説明する。ここでは、基準電圧ＶＨと
ＶＬの差が大きい場合について説明する。
ＶＬの差が大きい場合について説明する。
入力信号がＶＤＤからＶＳＳに変化する場合（但しＶ
ＤＤ＞ＶＳＳ）初期状態として入力端子ＩＮにＶＤＤが
加わる時Ｔｒ１はＯＦＦしており比較回路の「−」端子
には電流が流れない。一方比較回路の「＋」端子にはＴ
ｒ２あるいはＴｒ３を通して電流が流れ、比較回路４は
出力端子ＯＵＴとスイッチ回路３に「Ｈ」レベルを出力
する。スイッチ回路３に「Ｈ」レベルが入るとＴｒ５，
Ｔｒ６はＯＮしてＴｒ３が「＋」端子に接続される。こ
の実施例は基準電圧ＶＨとＶＬの差が大きいことを設定
したが、これはＴｒ２とＴｒ３が共通なソースとドレイ
ンをもっておりＶＨに対しＶＬが大幅に小さいとそれだ
けＴｒ３は充分ＯＮし、反対にＴｒ２はＯＦＦしてしま
いあたかもＴｒ３のみが接続されているように働く。従
ってＴｒ１とＴｒ３とが差動回路として働くことにな
る。入力信号が減少してＶＬ以下になると比較回路の
「−」端子入力電流が「＋」端子入力電流により大きく
なり比較回路が反転し、出力端子ＯＵＴは「Ｌ」レベル
となるスイッチ回路のＴｒ５とＴｒ６はＯＦＦしてＴｒ
２側を比較回路へ接続する。従ってＴｒ１とＴｒ２とが
差動回路として働くことになる。入力信号が更に減少し
てＶＳＳになっても「−」端子入力電流は「＋」端子入
力電流より大きいのでこの状態は保持される。
ＤＤ＞ＶＳＳ）初期状態として入力端子ＩＮにＶＤＤが
加わる時Ｔｒ１はＯＦＦしており比較回路の「−」端子
には電流が流れない。一方比較回路の「＋」端子にはＴ
ｒ２あるいはＴｒ３を通して電流が流れ、比較回路４は
出力端子ＯＵＴとスイッチ回路３に「Ｈ」レベルを出力
する。スイッチ回路３に「Ｈ」レベルが入るとＴｒ５，
Ｔｒ６はＯＮしてＴｒ３が「＋」端子に接続される。こ
の実施例は基準電圧ＶＨとＶＬの差が大きいことを設定
したが、これはＴｒ２とＴｒ３が共通なソースとドレイ
ンをもっておりＶＨに対しＶＬが大幅に小さいとそれだ
けＴｒ３は充分ＯＮし、反対にＴｒ２はＯＦＦしてしま
いあたかもＴｒ３のみが接続されているように働く。従
ってＴｒ１とＴｒ３とが差動回路として働くことにな
る。入力信号が減少してＶＬ以下になると比較回路の
「−」端子入力電流が「＋」端子入力電流により大きく
なり比較回路が反転し、出力端子ＯＵＴは「Ｌ」レベル
となるスイッチ回路のＴｒ５とＴｒ６はＯＦＦしてＴｒ
２側を比較回路へ接続する。従ってＴｒ１とＴｒ２とが
差動回路として働くことになる。入力信号が更に減少し
てＶＳＳになっても「−」端子入力電流は「＋」端子入
力電流より大きいのでこの状態は保持される。
次に入力信号がＶＳＳからＶＤＤに変化する場合につい
て説明する。入力端子ＩＮにＶＳＳＨが加わっている時
は出力端子ＯＵＴに「Ｌ」レベルが加わり、Ｔｒ１が比
較回路の「−」端子に、Ｔｒ２が「＋」端子に接続され
ている。入力信号が増加してＶＨ以上になると比較回路
の「＋」端子の入力電流は「−」端子の入力電流より大
きくなる。そうすると比較回路の出力は「Ｌ」レベルか
ら「Ｈ」レベルに変化して出力端子ＯＵＴには「Ｈ」レ
ベルが加わりスイッチ回路のＴｒ５とＴｒ６はＯＮして
Ｔｒ３が比較回路の「＋」端子に接続される。従ってＴ
ｒ１とＴｒ３の差動回路が働くことになり、入力信号が
更に増加してＶＤＤになってもこの状態は保持される。
て説明する。入力端子ＩＮにＶＳＳＨが加わっている時
は出力端子ＯＵＴに「Ｌ」レベルが加わり、Ｔｒ１が比
較回路の「−」端子に、Ｔｒ２が「＋」端子に接続され
ている。入力信号が増加してＶＨ以上になると比較回路
の「＋」端子の入力電流は「−」端子の入力電流より大
きくなる。そうすると比較回路の出力は「Ｌ」レベルか
ら「Ｈ」レベルに変化して出力端子ＯＵＴには「Ｈ」レ
ベルが加わりスイッチ回路のＴｒ５とＴｒ６はＯＮして
Ｔｒ３が比較回路の「＋」端子に接続される。従ってＴ
ｒ１とＴｒ３の差動回路が働くことになり、入力信号が
更に増加してＶＤＤになってもこの状態は保持される。
以上のように高レベル入力しきい値をＶＨ、低レベル入
力しきい値をＶＬとする高精度シュミット回路が構成で
きる。従来の第１０図に示す回路における比較回路は上
記した実施例の比較回路に定電流源とトランジスタ２個
からなる差動回路とを含んで構成される。従って本発明
は第１０図の回路と同数程度の素子数で基準電圧発生回
路１個を共用する場合において発生するノイズの影響を
受けにくいシュミット回路が提供できる。
力しきい値をＶＬとする高精度シュミット回路が構成で
きる。従来の第１０図に示す回路における比較回路は上
記した実施例の比較回路に定電流源とトランジスタ２個
からなる差動回路とを含んで構成される。従って本発明
は第１０図の回路と同数程度の素子数で基準電圧発生回
路１個を共用する場合において発生するノイズの影響を
受けにくいシュミット回路が提供できる。
以下他の実施例について説明する。
第３図、第４図、第５図にスイツチ回路の実施例を示
す。第３図は２組の並列に接続されるＰチャネル、Ｎチ
ャネルＭＯＳトランジスタＴｒ１３とＴｒ１４、Ｔｒ１
５とＴｒ１６と、Ｔｒ１３Ｔｒ１６の共通ゲートとＴｒ
１４Ｔｒ１５の共通ゲートの間に設けられるインバータ
とからなり、Ｔｒ１３のソースとＴｒ１４のドレインが
共通接続され端子５へ、Ｔｒ１５のソースとＴｒ１６の
ドレインが共通接続され端子６へ接続されている。一方
Ｔｒ１３のドレインとＴｒ１４のソースとＴｒ１５のド
レインとＴｒ１６のソースは共通に端子８へ接続され
る。動作は制御信号が「Ｈ」レベルの時、Ｔｒ１３とＴ
ｒ１４はＯＦＦし、Ｔｒ１５とＴｒ１６はＯＮしてＴｒ
３側が接続され、制御信号が「Ｌ」レベルの時Ｔｒ１３
とＴｒ１４はＯＮし、Ｔｒ１４とＴｒ１５はＯＦＦする
のでＴｒ２側が接続される。第４図と第５図に示すスイ
ッチ回路はそれぞれＰチャネルＭＯＳトランジスタを取
除いた構成である。ＮチャネルＭＯＳトランジスタのソ
ース電圧をＶＳＳに近い範囲で動作させる場合Ｐチャネ
ルＭＯＳトランジスタを接続しなくとも十分なスイッチ
動作が得られる。
す。第３図は２組の並列に接続されるＰチャネル、Ｎチ
ャネルＭＯＳトランジスタＴｒ１３とＴｒ１４、Ｔｒ１
５とＴｒ１６と、Ｔｒ１３Ｔｒ１６の共通ゲートとＴｒ
１４Ｔｒ１５の共通ゲートの間に設けられるインバータ
とからなり、Ｔｒ１３のソースとＴｒ１４のドレインが
共通接続され端子５へ、Ｔｒ１５のソースとＴｒ１６の
ドレインが共通接続され端子６へ接続されている。一方
Ｔｒ１３のドレインとＴｒ１４のソースとＴｒ１５のド
レインとＴｒ１６のソースは共通に端子８へ接続され
る。動作は制御信号が「Ｈ」レベルの時、Ｔｒ１３とＴ
ｒ１４はＯＦＦし、Ｔｒ１５とＴｒ１６はＯＮしてＴｒ
３側が接続され、制御信号が「Ｌ」レベルの時Ｔｒ１３
とＴｒ１４はＯＮし、Ｔｒ１４とＴｒ１５はＯＦＦする
のでＴｒ２側が接続される。第４図と第５図に示すスイ
ッチ回路はそれぞれＰチャネルＭＯＳトランジスタを取
除いた構成である。ＮチャネルＭＯＳトランジスタのソ
ース電圧をＶＳＳに近い範囲で動作させる場合Ｐチャネ
ルＭＯＳトランジスタを接続しなくとも十分なスイッチ
動作が得られる。
第６図、第７図、第８図に比較回路の他の実施例を示
す。第６図は第２図の実施例で説明した比較回路の出力
部にインバータを付加したものである。出力端子ＯＵＴ
に接続される配線が長い場合やゲート容量が大きい場合
など大きな負荷がかかるとき、第２図の比較回路では遅
延が起り電流駆動力が低下する。そこで第６図の比較回
路は出力部に入力容量の小さいインバータを付加してシ
ュミット回路の出力にかかる負荷が大きい場合の電流駆
動力を上げることができる。また、第７図の比較回路は
カレントミラー回路と増幅回路からなっており、ドレイ
ンが端子７に接続されるＮチャネルＭＯＳトランジスタ
Ｔｒ１７とドレインが端子８とゲートに接続されるＮチ
ャネルＭＯＳトランジスタＴｒ１８はそれぞれのゲート
が共通に接続されカレントミラー回路を構成し、ゲート
が端子７に接続されるＮチャネルＭＯＳトランジスタＴ
ｒ１９とゲートに電源ＶＢ２が印加されるＰチャネルＭ
ＯＳトランジスタＴｒ２０は直列接続され、ソース接地
増幅回路を構成している。「＋」端子８の入力電源はＴ
ｒ１７とＴｒ１８のカレントミラー回路によりＴｒ１９
のゲートをＶＳＳ側に引張る。一方「−」端子７の入力
電流はＴｒ１９のゲートをＶＤＤ側に引張る。「−」端
子７の入力電流が「＋」端子８の入力電流より大きい場
合、Ｔｒ１９はゲート電圧が高くなりＯＮして「Ｌ」レ
ベルを出力する。逆に「＋」端子８の入力電流が「−」
端子７の入力電流より大きい場合、Ｔｒ１９のゲート電
圧は低くなりＯＦＦして「Ｈ」レベルを出力する。第８
図は第６図と同様に第７図の比較回路の出力部にインバ
ータを負荷し、電流入力の接続を逆にして電流駆動力を
上げることができる。第７図、第８図のような電流比較
回路は第２図で用いた比較回路よりスピードが劣るが簡
単に構成することができる。
す。第６図は第２図の実施例で説明した比較回路の出力
部にインバータを付加したものである。出力端子ＯＵＴ
に接続される配線が長い場合やゲート容量が大きい場合
など大きな負荷がかかるとき、第２図の比較回路では遅
延が起り電流駆動力が低下する。そこで第６図の比較回
路は出力部に入力容量の小さいインバータを付加してシ
ュミット回路の出力にかかる負荷が大きい場合の電流駆
動力を上げることができる。また、第７図の比較回路は
カレントミラー回路と増幅回路からなっており、ドレイ
ンが端子７に接続されるＮチャネルＭＯＳトランジスタ
Ｔｒ１７とドレインが端子８とゲートに接続されるＮチ
ャネルＭＯＳトランジスタＴｒ１８はそれぞれのゲート
が共通に接続されカレントミラー回路を構成し、ゲート
が端子７に接続されるＮチャネルＭＯＳトランジスタＴ
ｒ１９とゲートに電源ＶＢ２が印加されるＰチャネルＭ
ＯＳトランジスタＴｒ２０は直列接続され、ソース接地
増幅回路を構成している。「＋」端子８の入力電源はＴ
ｒ１７とＴｒ１８のカレントミラー回路によりＴｒ１９
のゲートをＶＳＳ側に引張る。一方「−」端子７の入力
電流はＴｒ１９のゲートをＶＤＤ側に引張る。「−」端
子７の入力電流が「＋」端子８の入力電流より大きい場
合、Ｔｒ１９はゲート電圧が高くなりＯＮして「Ｌ」レ
ベルを出力する。逆に「＋」端子８の入力電流が「−」
端子７の入力電流より大きい場合、Ｔｒ１９のゲート電
圧は低くなりＯＦＦして「Ｈ」レベルを出力する。第８
図は第６図と同様に第７図の比較回路の出力部にインバ
ータを負荷し、電流入力の接続を逆にして電流駆動力を
上げることができる。第７図、第８図のような電流比較
回路は第２図で用いた比較回路よりスピードが劣るが簡
単に構成することができる。
次にシュミット回路の他の実施例として第１図において
ＭＯＳトランジスタと比較回路の接続を逆にした場合に
ついて説明する。すなわちＴｒ１を比較回路の「＋」端
子８に接続し、Ｔｒ２またはＴｒ３を切替える信号を比
較回路の「−」端子７に電気的に接続し、スイッチ回路
の制御信号をインバータなどで反転して入力するか、Ｔ
ｒ２及びＴｒ３のドレインとスイッチ回路の入力の接続
を逆にするように構成する。以上のような回路は第１図
の回路と同様な動作で第１図の回路の出力と逆位相の出
力を得る。
ＭＯＳトランジスタと比較回路の接続を逆にした場合に
ついて説明する。すなわちＴｒ１を比較回路の「＋」端
子８に接続し、Ｔｒ２またはＴｒ３を切替える信号を比
較回路の「−」端子７に電気的に接続し、スイッチ回路
の制御信号をインバータなどで反転して入力するか、Ｔ
ｒ２及びＴｒ３のドレインとスイッチ回路の入力の接続
を逆にするように構成する。以上のような回路は第１図
の回路と同様な動作で第１図の回路の出力と逆位相の出
力を得る。
なお、本発明は上記実施例のスイッチ回路及び電流比較
回路は、それぞれ組合せて構成することができる。ま
た、本発明は上記実施例に限定されるものではなく、Ｐ
チャネル（またはＮチャネル）ＭＯＳトランジスタをＮ
チャネル（またはＰチャネル）ＭＯＳトランジスタで構
成しても同様の効果が得られる。
回路は、それぞれ組合せて構成することができる。ま
た、本発明は上記実施例に限定されるものではなく、Ｐ
チャネル（またはＮチャネル）ＭＯＳトランジスタをＮ
チャネル（またはＰチャネル）ＭＯＳトランジスタで構
成しても同様の効果が得られる。
［発明の効果］ 以上説明したように、本発明によれば多数シュミット回
路を１個の基準電圧発生回路で共通して正確な動作が得
られるとともに、小チップ面積で消費電力量の少ない高
精度シュミット回路が提供できる。
路を１個の基準電圧発生回路で共通して正確な動作が得
られるとともに、小チップ面積で消費電力量の少ない高
精度シュミット回路が提供できる。
第１図は本発明の動作原理図、第２図は本発明の一実施
例の構成図、第３図と第４図と第５図は本発明スイッチ
回路部の他の実施例、第６図と第７図と第８図は本発明
比較回路部の他の実施例、第９図と第１０図は従来例の
構成図である。 １……定電流源回路 ２……基準電圧発生回路 ３……スイッチ回路、４……比較回路 ５〜１０……端子 Ｔｒ１〜Ｔｒ２０……ＭＯＳトランジスタ。
例の構成図、第３図と第４図と第５図は本発明スイッチ
回路部の他の実施例、第６図と第７図と第８図は本発明
比較回路部の他の実施例、第９図と第１０図は従来例の
構成図である。 １……定電流源回路 ２……基準電圧発生回路 ３……スイッチ回路、４……比較回路 ５〜１０……端子 Ｔｒ１〜Ｔｒ２０……ＭＯＳトランジスタ。
Claims (2)
- 【請求項１】第１電源に接続される定電流源回路と、 第１基準電圧と第２基準電圧を発生する基準電圧発生回
路と、 第２電源に接続され、第１入力端子と第２入力端子と一
つの出力端子を備え、前記第１入力端子への入力信号と
前記第２入力端子への入力信号とを電流により比較し、
前記出力端子から差動出力させる比較回路と、 前記定電流源回路と前記比較回路の第１入力端子の間に
設けられた入力信号がゲートに印加される第１ＭＯＳト
ランジスタと、 前記定電流源回路と前記比較回路の第２入力端子に接続
された、前記第１基準電圧がゲートに印加される第２Ｍ
ＯＳトランジスタと、 前記定電流源回路に接続された、前記第２基準電圧がゲ
ートに印加される第３ＭＯＳトランジスタと、 前記比較回路の第２入力端子、出力端子、及び前記第３
ＭＯＳトランジスタに接続されて、 前記定電流源回路より前記第３ＭＯＳトランジスタを通
して流れる電流の前記比較回路の第２入力端子への電流
路を構成し、且つ前記比較回路の出力端子から供給され
る出力信号に対応して前記電流路を開閉するスイッチ回
路とを具備するシュミット回路。 - 【請求項２】第１電源に接続される定電流源回路と、 第１基準電圧と第２基準電圧を発生する基準電圧発生回
路と、 第２電源に接続され、第１入力端子と第２入力端子と一
つの出力端子を備え、前記第１入力端子への入力信号と
前記第２入力端子への入力信号とを電流により比較し、
前記出力端子から差動出力させる比較回路と、 前記定電流源回路と前記比較回路の第１入力端子の間に
設けられ入力信号がゲートに印加される第１ＭＯＳトラ
ンジスタと、 前記定電流源回路と前記比較回路の第２入力端子の間に
設けられ前記第１基準電圧がゲートに印加される第２Ｍ
ＯＳトランジスタと、 前記定電流源回路と前記比較回路の第２入力端子の間に
前記第２ＭＯＳトランジスタと並列に設けられ前記第２
基準電圧がゲートに印加される第３ＭＯＳトランジスタ
と、 前記第２及び第３ＭＯＳトランジスタと前記比較回路の
第２入力端子とに接続され、前記比較回路の出力端子か
ら供給される出力信号により前記第２ＭＯＳトランジス
タを通る信号あるいは前記第３ＭＯＳトランジスタを通
る信号のいずれか一方が前記比較回路の第２入力端子に
入力されるように制御するスイッチ回路とを具備するシ
ュミット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60276860A JPH061888B2 (ja) | 1985-12-11 | 1985-12-11 | シユミツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60276860A JPH061888B2 (ja) | 1985-12-11 | 1985-12-11 | シユミツト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62136913A JPS62136913A (ja) | 1987-06-19 |
| JPH061888B2 true JPH061888B2 (ja) | 1994-01-05 |
Family
ID=17575417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60276860A Expired - Lifetime JPH061888B2 (ja) | 1985-12-11 | 1985-12-11 | シユミツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH061888B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3722334A1 (de) * | 1987-07-07 | 1989-02-09 | Ifm Electronic Gmbh | Elektronisches, beruehrungslos arbeitendes schaltgeraet |
| US5656957A (en) * | 1995-10-19 | 1997-08-12 | Sgs-Thomson Microelectronics, Inc. | Comparator circuit with hysteresis |
-
1985
- 1985-12-11 JP JP60276860A patent/JPH061888B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62136913A (ja) | 1987-06-19 |
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