JPH0666320B2 - バイポーラトランジスタを製造する方法 - Google Patents

バイポーラトランジスタを製造する方法

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JPH0666320B2
JPH0666320B2 JP60268247A JP26824785A JPH0666320B2 JP H0666320 B2 JPH0666320 B2 JP H0666320B2 JP 60268247 A JP60268247 A JP 60268247A JP 26824785 A JP26824785 A JP 26824785A JP H0666320 B2 JPH0666320 B2 JP H0666320B2
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  • Bipolar Integrated Circuits (AREA)
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Description

【発明の詳細な説明】 本発明は大略半導体装置の製造方法に関するものであっ
て、更に詳細には、バイポーラトランジスタ及びその他
の回路要素を具備する集積回路を製造する高収率方法に
関するものである。
バイポーラ集積回路の基本回路要素はNPNトランジスタ
である。構造的に、バイポーラNPNトランジスタは、Ｐ
型ベースによって分離されているＮ型コレクタとＮ型エ
ミッタとを有している。標準の設計プラクテイスによれ
ば、コレクタはＰ型基板の上部に位置されたＮ型物質の
島状部であり、ベースは該コレクタ内に位置されたＰ型
物質の島状部であり、エミッタは該ベースの中に位置さ
れたＮ型物質の島状部である。該コレクタ、エミッタ、
ベース領域への電気的コンタクトは該ウエハの上部から
取られる。該ベース及びコレクタコンタクトの下側に位
置された低固有抵抗の埋込層は、該コレクタの内部抵抗
を最少とさせる。該コレクタ領域は、Ｐ型基板の上部上
に形成されたＮ型エピタキシャル層である。該コレクタ
領域は、通常、Ｐ型分離領域か又は二酸化シリコン領域
の何れかによって、隣接するデバイスから分離されてい
る。
リニア回路適用において使用される集積回路は、大略、
高電流利得と高ブレークダウン電圧とを持っており一方
良好な高周波数応答と良好な信号対ノイズ比を持ったNP
Nトランジスタを利用している。然し乍ら、これらの望
ましい性能特性は、１つの特性における改良が別の特性
を劣化させることがあるので、一体的に達成することが
困難なことが多い。
性能の考慮に加えて、半導体装置を製造する上での別の
考慮事項は回路密度である。より高い回路密度は、単一
のウエハ上により多くのデバイスを製造することを可能
とし、その際に個々の回路のコストを低下させる。回路
密度に悪影響を与える１つの要因はドープ領域の横方向
拡散である。ドープ領域の形成後の高温度処理は、ドー
プ領域を横方向へ拡散させる。この横方向拡散を考慮し
て回路要素を離隔させると回路密度が減少する。回路密
度に悪影響を与える別の要因はマスク整合公差である。
多くの回路の構成部分は幾つかのマスクで画定され、そ
の各々は前のマスクに関して整合されねばならない。整
合公差からの要求によれば、構成部分の寸法がより大き
く（整合公差と等しい量）て爾後のマスクの位置に関す
る不確定さを取り込むことである。
バイポーラデバイスを製造する上で別の特に重要な考慮
事項としては、NPNトランジスタのベース領域の製造で
ある。NPNトランジスタを製造する上で、該トランジス
タのベース領域を形成する為に２つの注入ステップを使
用することが一般的である。イオン注入によって高度に
ドープされているウエハを爾後に熱酸化させると、ベー
ス領域内で転移及び積層欠陥が成長することが知られて
いる。この様な欠陥はトランジスタの性能に悪影響を与
える。この問題を回避する為に、ベース領域を２ステッ
プでイオン注入することが一般的である。即ち、最初に
低ドーズ量で次いでより高いドーズ量で、該イオン注入
ステップ間に熱酸化ステップを実施するものである。
本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、改良した半導体装置
の製造方法を提供することを目的とする。
本発明によれば、第１導電型のシリコン基板とその上側
に存在する第２導電型のエピタキシャル層とを具備する
ウエハにおいてバイポーラトランジタを製造する方法に
おいて、該ウエハは更に該基板の一部と該エピタキシャ
ル層との間に設けた第２導電型の埋込層を具備してお
り、第１マスク層が該エピタキシャル層の上側に存在し
ており、該第１マスク層内に開口を形成して該エピタキ
シャル層を部分的に露出させ、該開口はコレクタコンタ
クト領域とベース領域と分離領域とを画定するものであ
り、該ベース領域及び分割領域を第２マスク層でマスク
する一方該コレクタコンタクト領域を第２導電型の不純
物でドープし、該ベース領域及びコレクタコンタクト領
域を第３マスク層でマスクする一方該分離領域を第１導
電型のアルミニウムでドープし拡散させて前記基板へ向
かって下方へ途中まで延在する分離領域とさせ、該コレ
クタコンタクト領域を第４マスク層でマスクする一方該
ベース領域及び分離領域をアルミニウムよりも拡散係数
の小さな第１導電型の不純物でドープし拡散させて前記
分離領域を前記基板に到達するまで下方へ延在させ、該
ベース領域上に第５マスク層を形成し、エミッタ領域を
画定する為に該第５マスク層内に開口を形成し、該エミ
ッタ領域を第２導電型の不純物でドープする、上記各ス
テップを有することを特徴とする方法が提供される。
本発明の１つの重要な側面は、コレクタコンタクト、ベ
ース、分離、及びエミッタ領域が確定される態様であ
る。１つのマスクがコレクタコンタクト、ベース、及び
分離領域を確定し、一方第２マスクがエミッタ領域と全
てのオーミックコンタクト領域を確定する。該第１マス
クがコレクタコンタクト、ベース、及び分離領域を確定
して後に、ホトレジストの如きマスク用物質の３つの別
々の層を使用して、露出領域のイオン注入の間に選択領
域をシールドする。該領域に関してのマスク層の整合即
ちアライメントは、その整合公差が最大で該領域間の分
離距離の半分とすることが可能であるので、あまり臨界
的なものではない。エミッタマスクのみが第１マスクに
関して精密に整合されねばならない。NPNトランジスタ
構造を確定するのに２つのマスクを使用するだけである
ので、回路密度は改良される。
回路密度又最初にアルミニウムでドープされた分離領域
を使用することによって改善されている。一般的に、高
電圧動作の為に厚いエピタキシャル層が必要とされるの
で、リニアNPNトランジスタを分離する為に二酸化シリ
コンは使用されない。他の製造プロセスでは、リニア回
路に対してボロンをドープした分離領域を使用してい
る。本発明で使用される如く、最初にアルミニウムをド
ープした分離は、ボロンのみをドープした分離よりも優
れており、何故ならば、アルミニウムはボロンよりも一
層高い拡散率を持っており、それは分離拡散をより短時
間で完了することを可能とする。この拡散時間の減少
は、ドープした全ての領域の横方向拡散及びベースへ向
かって埋込層の垂直拡散等の望ましくない効果を減少さ
せるという特典を有している。埋込層の拡散が減少され
るので、より薄いエピタキシャル層を使用することを可
能とし、一方横方向拡散が減少されるのでより高い回路
密度とすることを可能とする。
本発明の別の重要な側面は、バイポーラトランジスタの
ベース領域を製造する方法に関するものである。このベ
ース領域は、熱形成された二酸化シリコンを介して且つ
エピタキシャル層内に原子をイオン注入させることによ
り形成され、高度にドープしたベース領域を形成する。
次いで、該熱酸化物上に低温度で二酸化シリコン層を付
着させて、アクテイブデバイスを爾後に附与されるメタ
ル層から分離させる。イオン注入されたベース領域は熱
酸化ステップに露呈されないので、該ベース領域には転
移も積層欠陥も発生されない。又、ベース領域のドーピ
ングは２つのイオン注入ステップではなく寧ろ単一のス
テップで実施されるので、製造コストは低下される。
以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。
本発明は、バイポーラトランジスタとその他の回路要素
とを具備する集積回路を製造する為の高収率方法に関す
るものである。本発明の好適実施例は、NPNバイポーラ
トランジスタを製造する方法であって、それを第１図乃
至第８図を参照して以下に説明する。第９図は、本発明
のこの好適実施例を要約するフローチャートを示してい
る。その他のデバイスを製造する方法の変形例は第10図
乃至第13図を参照して以下に説明する。これらの図面に
図示した断面図は必ずしも一定の割合ではない。
本発明の好適実施例は、ミラー指数で示される如く結晶
配向が〈111〉で、1.5乃至3.0ohm-cmの範囲内の固有抵
抗を持ったＰ型シリコン基板12で開始される。基板の表
面は好適には、＜111＞方向から最も近い＜110＞方向へ
向かって4.5゜ズレて位置されている。この様な基板は
通常バイポーラデバイスの製造に使用される。ここで、
「基板」とは、その上及びその内部に部分的に集積回路
が製造されるＰ型のシリコン領域のことを意味してお
り、一方「ウエハ」とは基板と、該基板の上部上に製造
された要素及び特徴を包含するものである。
最初に、ウエハを熱酸化させて、基板12の上表面上に二
酸化シリコン（酸化物）の層16を形成する。約8000Åの
酸化物層厚さが好適である。
第１マスクを使用して、酸化物内に窓を開口して埋込層
を形成することを可能とする。これは好適にはホトリソ
グラフィーで行われ、即ち、ホトレジスト層でウエハを
コーティングし、次いで埋込層マスクを使用して該ホト
レジストを露光し、次いで該ホトレジストを現像して該
酸化物層の一部を露出させ、次いで露出した酸化物層を
基板１に達する迄エッチングし、次いで該ウエハから残
存するホトレジストを剥離する。第１図に示した如く、
ウエハ10は酸化物層16内の窓14を介して基板12の一部を
露出している。
Ｎ型不純物、好適には三酸化アンチモンの形態のアンチ
モン、を次にＰ基板12内に拡散させて高度にドープした
Ｎ＋埋込層18を形成する。この埋込層は、後に、NPNト
ランジスタのコレクタの高度にドープした部分として機
能する。埋込層を形成した後に、酸化物層16は塩酸内の
エッチングによって除去される。
次に、第２図に示した如く、ジクロロシランを使用し
て、埋込層18及び基板12の上部上にエピタキシャル層20
を形成する。エピタキシャル層20は軽度にドープしたＮ
導電型であり、基板と同じ結晶配向を持っている。エピ
タキシャル層の厚さ及び固有抵抗は、トランジスタの動
作特性、例えば利得及びブレークダウン電圧、に影響を
与える。15Vの動作電圧と35Vのブレークダウン電圧をも
ったNPNトランジスタの場合、エピタキシャル層の厚さ
は2.2乃至2.7ミクロンの間で又固有抵抗は0.6乃至1.0oh
m-cmの間であることが望ましく、最適値は各範囲の中心
の値である。固有抵抗が該範囲の外にある場合、トラン
ジスタのブレークダウン電圧又は利得は許容不可能の値
へ減少する。ホスフィンをドーパントとして使用し、CV
D技術を使用してエピタキシャル層を形成することが望
ましい。ドーパントの濃度がその結果得らえるエピタキ
シャル層の固有抵抗を制御する。
エピタキシャル層20の上部表面は、次の処理ステップで
酸化されて、二酸化シリコン22の層を形成する。酸化物
層22は、ウエハを高温で酸化性雰囲気中に位置させるこ
とによって熱成長させる。酸化物層22の好適な公称厚さ
は約1000Åである。
次のステップは推奨されるがオプションであり、窒化シ
リコン層24を低圧力CVDを使用して酸化物層22の上に付
着させる。この窒化物層24の好適な公称厚さは約2800Å
である。この窒化物層は、後の酸化物エッチングステッ
プの分解能を改善する。
第２マスクを使用して、酸化物及び窒化物層22及び24内
に窓26,28及び30を確定する。第２図に示した如く、窓2
6、28、30の形成はエピタキシャル層の上表面を露出さ
せてコレクタコンタクト領域32、ベース領域34、分離領
域36を確定する。該分離領域は該コレクタコンタクト及
びベース領域と該埋込層とを取り囲む。これら３つの領
域を単一のマスクで確定することによって、これら３つ
の領域の位置は互いに自己整合される。これはマスク整
合公差の補償の必要性を除去しており、その際に回路密
度を向上させている。爾後の処理ステップにおいて、或
る領域は、トランジスタのその他の領域のイオン注入の
間にマスク層によってマスクされる。
第３図に示した如く、次の処理ステップは、エピタキシ
ャル層の露出区域の酸化である。そうする為に、二酸化
シリコン層38を好適な公称厚さである約650Åに熱成長
させる。コレクタコンタクト及び分離領域の爾後のイオ
ン注入は、イオンチャンネル動作の問題を緩和する為に
酸化物層38を介して行う。
次に、マスク層40を付着させ且つ第３マスクを使用して
形状を確定し、ベース及び分離領域34及び36上に第１マ
スク層40を形成する。これは、ウエハ10の上部をホトレ
ジスト物質の層でコーティングし、次いで該ホトレジス
トをマスクで露光し、且つそれを現像することによって
達成される。現像後、ホトレジスト層40はベース及び分
離領域34及び36を被覆するが、コレクタコンタクト領域
32は露出される。ウエハに関するマスク40の整合は臨界
的ではないが、コレクタコンタクト領域が露出される一
方ベースと分離とフィールド領域が被覆されることを確
保する為に充分に精密でなければならない。このマスク
はベース及び分離領域に関して大き目の寸法となってい
る。
次に、コレクタコンタクト領域32にイオン注入がなされ
て高度にドープしたＮ＋領域を形成する。好適実施例に
おいて、注入エネルギを約80KeVで且つドーズ量が1014
と1016原子／cm2の間で酸化物層38を介して燐原子を注
入させる。本プロセスのこのステップにおけるウエハを
第３図に示してある。その結果得られる高度にドープし
た領域32は埋込層へ到達する程下方へ延在するものでは
ない。注入エネルギ及びドーズ量の上述した推奨値は、
コレクタコンタクトを埋込層へ連結させることによって
コレクタの抵抗を最少とすることが所望される場合に
は、より高い値とさせることが可能である。
本プロセスの次のステップは、コレクタコンタクト及び
ベース領域をマスクした侭で、分離領域36をドープする
ことである。最初に、第１マスク層40を除去する。次い
で、ホトレジスト物質の第２マスク層42をコレクタコン
タクト及びベース領域上に形成し、第４マスクを使用し
て部分的に除去して分離領域36を露出させる。前述した
如く、このマスクは大き目であるから、このマスクの整
合は臨界的ではない。マスク42を第４図に示してある。
次に、第４図に示した如く、分離領域をアルミニウム原
子で酸化物層38を介してイオン注入を行い、高度にドー
プしたＰ＋領域を形成する。注入エネルギ及びドーズ量
は臨界的ではないが、好適実施例においては、注入エネ
ルギは約180KeVであり、ドーズ量は約5.0×10×14原子
／cm2である。第４図は本プロセスにおけるこのステッ
プの後のウエハを示している。
次の処理ステップでは、イオン注入したコレクタコレタ
クト32及び分離領域36をアニールし且つ拡散させる。ホ
トレジスト層42を除去し、且つ拡散炉内でウエハを高温
に加熱する。好適実施例においては、このステップは、
窒素雰囲気中で90分間ウエハを950℃の温度へ加熱する
ことを包含している。高温度において、アニーリングが
行われて、イオン注入で発生された結晶格子の損傷が修
復される。ドーパント原子の拡散も発生し、ドープした
領域が拡大される。コレクタコンタクト、分離領域、及
び埋込層の全てが寸法が拡大される。この時点で、Ｐ＋
ドープ分離領域36は未だＰ基板と連結されておらず、ト
ランジスタの電気的分離は完成されていない。爾後の拡
散ステップでこれが行われる。
本発明の１つの重要な側面は、アルミニウムをドープし
た分離を使用することである。リニアトランジスタでは
比較的厚いエピタキシャル層を使用するので、周知の酸
化物分離は実際的ではない。業界において一般的に使用
されるボロンドープ分離では過剰な横方向拡散を発生さ
せる。何故ならば、ボロンの拡散率が低いこととドーパ
ントが拡散せねばならないエピタキシャル層の厚さの効
果が結合されるからである。ドーパントとしてアルミニ
ウムを使用することの２つの利点としては、（１）ボロ
ンドープ分離と比較して拡散炉内の全体時間が減少さ
れ、埋込層の上方向拡散が減少され、一層薄いエピタキ
シャル層を使用することを可能とし、且つ（２）横方向
拡散も減少されるので、回路要素を一層密接に離隔させ
ることが可能となり、従って回路密度が増加する。
好適ではあるがオプションの次のステップでは、酸化物
層38を除去し且つ幾分厚目の二酸化シリコン層44を再成
長させる。爾後のエッチングステップの間、より厚い酸
化物層はエピタキシャル層の表面をより良く保護する。
新たな二酸化シリコン層44を約1000Åの公称厚さに熱形
成させることが好適である。別法として、別のオプショ
ンとしては、シリコンを酸化して、既存の650Åの酸化
物層38に更に付加的に350Åを形成する。勿論、より薄
い酸化物を有した侭で処理を継続することも可能である
が、爾後のドライエッチングの間にエミッタ区域を損傷
する危険性が付加される。
第５図に示した如く、本プロセスの次のステップでは、
コレクタコンタクト領域32をマスクする一方でベース領
域34をドープする。ホトレジストの第３マスク層46を形
成して（第５マスクを使用して）、コレクタコンタクト
領域を被覆し、ベース領域及び分離領域36を露出させ
る。次に、酸化物層44を介して且つベース領域内へＰ型
不純物をイオン注入させて高度にドープしたＰ＋領域を
形成し、且つ分離領域内に注入させて領域36のドーピン
グへ付加させる。好適実施例において、ボロン原子を約
50KeVの注入エネルギで且つ８×1013と１×1015原子／c
m2の間のドーズ量でイオン注入させる。ベース領域はこ
のイオン注入ステップによって完全にドープされ、爾後
のイオン注入は必要とされない。オプションとして、分
離領域をマスク層46で被覆して、ボロン原子の分離領域
への注入を阻止することが可能である。
次いで、注入した領域をアニールし且つ拡散させる。好
適実施例においては、このステップでは、窒素雰囲気中
で1000℃で150分間ウエハを炉内に載置させる。この高
温度において、全てのドープした領域は寸法が増加す
る。更に、ベース及び分離領域内の結晶格子はアニール
されてイオン注入による損傷が修復される。この拡散ス
テップは分離領域36を下方向へ拡散させてＰ基板12と連
結させ、その際にトランジスタを形成するエピタキシャ
ル層の部分を分離させる。第５図は、本発明プロセスに
おけるステップの後のウエハを示している。
次に、窒化物層24を除去して酸化物層22を露出させる。
このことは、高温の燐酸を使用してエッチングすること
によって達成することが可能である。オプションである
が次のステップとして、酸化物層22を介して且つエピタ
キシャル層の上表面内へ小量の燐をイオン注入させる。
この注入は、フィールドスレッショホールドを調整すべ
く機能し、表面反転が問題である場合にのみ必要であ
る。
第６図に示した如く、二酸化シリコン層48を酸化物層22
の上部上に付着させる。750℃以下の温度で行われる以
下なる酸化物付着プロセスも使用することが可能であ
る。好適実施例において、低温度酸化物（LTO;Low Temp
erature Oxide）プロセスを約420℃の温度で使用して約
4000Åの二酸化シリコンを付着させる。本プロセスのこ
の低温度は、より高温では発生することのある様なベー
ス領域内の欠陥の形成を防止する。
第６マスクを使用して、窓50、52、54及び56を酸化物層
22及び48内に画定する。窓50、52及び54は、オーミック
コンタクトとして使用されるべき分離、コレクタコンタ
クト、及びベース領域36、32及び34の区域を露出させ
る。窓56はその中にエミッタを形成するベース領域の区
域を露出させる。次いで、酸化物層をエッチング除去し
て、ウエハを第６図に示す如き構成とさせる。
次に、第７図に示した如く、ベース及び分離領域をシー
ルドしておいてエミッタ領域をドープする。このこと
は、コレクタコンタクト及びエミッタ領域を露出させた
ままで、第７マスクを使用して、分離及びベース領域上
にホトレジスト60を画定することによって達成される。
次に、Ｎ型不純物をエミッタ領域内へイオン注入させ
て、高度にドープしたＮ＋領域を形成し、又コレクタコ
ンタクト領域内へ注入させて領域32のドーピングに付加
させる。好適実施例においては、注入エネルギが40KeV
であり且つドーズ量が約１×1016原子／cm2で燐原子を
イオン注入させる。オプションとして、コレクタコンタ
クト領域をマスク層60で被覆して更にイオン注入される
ことを防止することが可能である。第７図はこの時点で
のウエハを示している。次いで、マスク層60を剥離し、
窒素中で45分間ウエハを900℃へ加熱させることによっ
てイオン注入した領域をアニールする。
本プロセスのオプションの特徴は、自己整合したポリシ
リコンのエミッタ／エミッタコンタクトを形成する。こ
のことは、酸化物層22及び48内に窓を開口し、次いで多
結晶シリコンのＮ＋層を付着させ且つドープさせること
によって達成される。このポリシリコン層をマスクし且
つエッチングしてエミッタコンタクトのみを残存させ
る。次いで、ポリシリコンからの不純物をベース領域内
へ拡散させてエミッタを形成する。
本プロセスの残部は、従来のメタリゼーションステップ
に依存する。第１メタル層を付着させ、次いで公知のマ
スキング・エッチングプロセスによってパターン形成
し、次いで合金化させて、その下側に存在するシリコン
と良好なコンタクトを確立する。その結果得られるウエ
ハを第８図に示してあり、基板12、コレクタコンタクト
領域32、ベース領域34、エミッタ領域58へ夫々接続され
るメタルコンタクト62、64、66、68を有している。
第２層のメタル接続部を形成する為に、二酸化シリコン
の別の層を付着させてこれらのメタル層間を分離させ
る。次いで、酸化物層内に垂直方向の貫通孔（ビア）を
開口し、第２メタル層を付着させる。次いで、該メタル
を別のマスクプロセスによっパターン形成し、次いで、
合金化させる。パッシベーション用酸化物をウエハの上
部上に付着させ、次いで外部コンタクトパッドへの貫通
孔（ビア）を開口させる。ここで、ウエハをダイスする
準備が完了する。本プロセス全体を第９図のフローチャ
ートに要約してある。
第10図に図示した如く、本好適プロセスをショットキー
トランジスタを形成する為に容易に適合させることが可
能である。第６マスクにおいて、酸化物48及び22内に窓
80を開口させて、ベース領域34及びエピタキシャル層20
の上表面の両方の一部82を露出させる。次いで、メタリ
ゼーションステップの直前に、以下のステップを実行し
てショットキーダイオードを構成する。即ち、プラチナ
をウエハ上にスパッタさせ、ウエハを熱処理して表面82
上に形成させてプラチナシリサイドを形成し、全ての未
反応プラチナを除去して表面82上のプラチナシリサイド
のみを残存させ、チタンとタングステンとをウエハ上に
スパッタさせて該シリサイドとその後に付与されるメタ
ル層との間に結合を形成する。
第11図に示した如く、本プロセスの別の変形例に従って
コンデンサが製造される。コレクタコンタクト領域のイ
オン注入の間にエピタキシャル層20内にイオン注入させ
ることによって高度にドープしたＮ＋領域90を形成す
る。酸化物層48を付着した後に、酸化物層48及び22をエ
ッチング除去し、酸化物92の薄い層のみを残存させる。
メタルコンタクト94及び96はそれらがウエハ上のその他
の全ての箇所に形成されるのと同時に形成される。従っ
て、コンデンサは、コンタクト94を１つの接続部とし、
コンタクト96及びＮ＋領域90及び93を他方の接続部と
し、且つ層92を絶縁層として形成される。
本発明プロセスによって抵抗を構成することも可能であ
る。第12図に示した如く、ベース領域のイオン注入の間
にエピタキシャル層内にイオン注入することによって２
つの高度にドープしたＰ＋領域100及び102を形成する。
領域104はボロン原子で別途イオン注入され、本抵抗の
抵抗要素を形成する。領域100及び102とそれらの夫々の
メタルコンタクトは本抵抗への接続部を形成する。
第13図に示した如く、本プロセスを使用して横方向PNP
トランジスタと製造することも可能である。ベース領域
を形成する間にイオン注入によって高度にドープしたＰ
＋領域110及び112を形成する。高度にドープしたＮ＋領
域114はエミッタ領域を形成する間のイオン注入によっ
て形成される。後に、メタルコンタクト116、118、120
を形成して領域110、112、114とのオーミックコンタク
トを与える。領域110及び112はPNPトランジスタのエミ
ッタ及びコレクタを形成する。エピタキシャル層20はト
ランジスタのベースであり、一方領域114及びコンタク
ト120はベースコンタクトとして機能する。
上述した説明する明らかな如く、ここに開示した本発明
は、バイポーラ接合トランジスタ及びその他の回路要素
を具備する集積回路を製造する新規で有用なプロセス乃
至は方法を提供するものである。当業者等によって理解
される様に、本発明は、その基本的な特徴及び精神から
逸脱すること無しに、他の特定の形態に実施化すること
が可能である。例えば、上述した特定のプロセスパラメ
ータは例示的であり、その多くは本プロセスに悪影響を
与えること無しに或る範囲内で変化させることが可能で
あるか、又は異なった適用の為に異なった動作特性を持
ったデバイスを提供することが可能である。
以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。
【図面の簡単な説明】
第１図は本発明に基づいてNPNトランジスタを製造する
方法において埋込層を形成した後のウエハを示した断面
図、第２図はコレクタコンタクトとベースとエミッタ領
域を画定する為に第１酸化物層内に開口を形成した後の
ウエハの断面図、第３図はコレクタコンタクト領域のイ
オン注入後のウエハの断面図、第４図は分離領域をイオ
ン注入後のウエハの断面図、第５図はベース領域をイオ
ン注入後のウエハの断面図、第６図はエミッタ領域及び
オーミックコンタクト領域を画定する為に第２酸化層の
付着と該第２酸化層内の開口の形成後のウエハの断面
図、第７図はエミッタ領域のイオン注入後のウエハの断
面図、第８図はメタリゼーション層の付着とパターン形
成後のウエハの断面図、第９図は本発明の集積回路製造
プロセスのフローチャート図、第10図は本発明方法に基
づいて製造されたショットキートランジスタの断面図、
第11図は本発明方法に基づいて製造されたコンデンサの
断面図、第12図は本発明方法に基づいて製造されたイオ
ン注入抵抗の断面図、第13図は本発明方法に基づいて製
造された横方向PNPトランジスタの断面図、である。 （符号の説明） 10:ウエハ 12:シリコン基板 14:窓 16:酸化物層 18:埋込層 20:エピタキシャル層 22:二酸化シリコン層 24:窒化シリコン層 32:コレクタコンタクト領域 34:ベース領域 36:分離領域
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−157541（ＪＰ，Ａ) 特開 昭56−74938（ＪＰ，Ａ) 特開 昭57−126146（ＪＰ，Ａ) 特開 昭53−123675（ＪＰ，Ａ) 特開 昭56−93315（ＪＰ，Ａ) 特開 昭58−21866（ＪＰ，Ａ)

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】第１導電型のシリコン基板とその上側に存
    在する第２導電型のエピタキシャル層とを具備するウエ
    ハにおいてバイポーラトランジスタを製造する方法にお
    いて、該ウエハは更に該基板の一部と該エピタキシャル
    層との間に設けた第２導電型の埋込層を具備しており、
    第１マスク層が該エピタキシャル層を上側に存在してお
    り、該第１マスク層内に開口を形成して該エピタキシャ
    ル層を部分的に露出させ、該開口はコレクタコンタクト
    領域とベース領域と分離領域とを画定するものであり、
    該ベース領域及び分離領域を第２マスク層でマスクする
    一方該コレクタコンタクト領域を第２導電型の不純物で
    ドープし、該ベース領域及びコレクタコンタクト領域を
    第３マスク層でマスクする一方該分離領域を第１導電型
    のアルミニウムでドープし拡散させて前記基板へ向かっ
    て下方へ途中まで延在する分離領域とさせ、該コレクタ
    コンタクト領域を第４マスク層でマスクする一方該ベー
    ス領域及び分離領域をアルミニウムよりも拡散係数の小
    さな第１導電型の不純物でドープし拡散させて前記分離
    領域を前記基板に到達するまで下方へ延在させ、該ベー
    ス領域上に第５マスク層を形成し、エミッタ領域を画定
    する為に該第５マスク層内に開口を形成し、該エミッタ
    領域を第２導電型不純物でドープする、上記各ステップ
    を有することを特徴とする方法。
  2. 【請求項２】特許請求の範囲第１項において、前記コレ
    クタコンタクト領域とベース領域と分離領域とを画定す
    る為に該第１マスク層内に開口を形成するステップにお
    いて、二酸化シリコンの第１酸化物層を形成し、該第１
    酸化物層の上表面上に窒化シリコン層を形成し、次いで
    該窒化シリコン層と第１酸化物層の不所望部分をエッチ
    ング除去することを特徴とする方法。
  3. 【請求項３】特許請求の範囲第２項において、前記コレ
    クタコンタクト領域をドープするステップにおいて、該
    ベース領域及び分離領域をマスクし、次いで該エピタキ
    シャル層内に第２導電型の不純物をイオン注入して高度
    にドープしたコレクタコンタクト領域を形成することを
    特徴とする方法。
  4. 【請求項４】特許請求の範囲第３項において、前記不所
    望部分をエッチング除去するステップの後に該エピタキ
    シャル層の露出部分上に二酸化シリコン層を熱形成さ
    せ、且つ前記第２導電型の不純物をイオン注入するステ
    ップを前記熱形成された二酸化シリコン層を介して且つ
    その下側に存在するエピタキシャル層内にイオン注入さ
    せることによって達成されることを特徴とする方法。
  5. 【請求項５】特許請求の範囲第４項において、該不純物
    は、1.0×1014及び1.0×1016原子／cm2の間のドーズ量
    でイオン注入される燐原子を有することを特徴とする方
    法。
  6. 【請求項６】特許請求の範囲第５項において、前記熱形
    成された二酸化シリコン層の厚さは約650Åであり且つ
    注入エネルギは約80KeVであることを特徴とする方法。
  7. 【請求項７】特許請求の範囲第６項において、該コレク
    タコンタクト領域内にイオン注入された燐を拡散させる
    ステップを有しており、且つ該イオン注入のドーズ量及
    びエネルギは該コレクタコンタクト領域を該埋込層へ延
    在させるのに十分に高いものであることを特徴とする方
    法。
  8. 【請求項８】特許請求の範囲第１項において、前記分離
    領域をドープするステップにおいて、該エピタキシャル
    層内にアルミニウム原子をイオン注入して高度にドープ
    した分離領域を形成させることを特徴とする方法。
  9. 【請求項９】特許請求の範囲第８項において、前記第１
    マスク層内に開口を形成するステップの後に該エピタキ
    シャル層の露出部分上に二酸化シリコン層を形成するス
    テップを有しており、且つ前記アルミニウムをイオン注
    入するステップが該二酸化シリコン層を介して且つその
    下側に存在するエピタキシャル層内へ原子を注入させる
    ことによって達成されることを特徴とする方法。
  10. 【請求項１０】特許請求の範囲第９項において、該二酸
    化シリコン層は約650Åの厚さであり、該注入エネルギ
    は約180KeVに等しく、且つ該イオン注入のドーズ量は約
    5.0×1014原子／cm2であることを特徴とする方法。
  11. 【請求項１１】特許請求の範囲第１項において、前記第
    １マスク層内に開口を形成するステップの後で且つ前記
    コレクタコンタクト領域と分離領域とをドープするステ
    ップの前に該エピタキシャル層の露出部分上に二酸化シ
    リコンの第１層を形成し、該二酸化シリコンの第１層を
    除去し、且つ前記コレクタコンタクト領域と分離領域を
    ドープするステップの後で且つ前記ベース領域をドープ
    するステップの前に二酸化シリコンの第２層を形成する
    ことを特徴とする方法。
  12. 【請求項１２】特許請求の範囲第１項において、表面反
    転を防止する為に、前記第５マスク層を形成するステッ
    プの前に、その上表面下側の該エピタキシャル層内へ第
    ２導電型の不純物をイオン注入させることを特徴とする
    方法。
  13. 【請求項１３】特許請求の範囲第１項において、前記第
    ５マスク層を形成するステップにおいて、750℃を越え
    ない温度で二酸化シリコンを付着させることを特徴とす
    る方法。
  14. 【請求項１４】特許請求の範囲第１項において、前記エ
    ミッタ領域を画定する為に第５マスク層内に開口を形成
    するステップにおいて、更に、該第５マスク層内に前記
    コレクタコンタクト領域とベース領域と分離領域への開
    口を形成することを特徴とする方法。
  15. 【請求項１５】特許請求の範囲第14項において、前記エ
    ミッタ領域をドープするステップにおいて、該エピタキ
    シャル層内に第２導電型の不純物をイオン注入して高度
    にドープしたエミッタ領域を形成することを特徴とする
    方法。
  16. 【請求項１６】特許請求の範囲第15項において、該注入
    された不純物は、約1.0×1016原子／cm2のドーズ量で且
    つ約40KeVのエネルギで注入された燐を有していること
    を特徴とする方法。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5023193A (en) * 1986-07-16 1991-06-11 National Semiconductor Corp. Method for simultaneously fabricating bipolar and complementary field effect transistors using a minimal number of masks
US4837176A (en) * 1987-01-30 1989-06-06 Motorola Inc. Integrated circuit structures having polycrystalline electrode contacts and process
US4740478A (en) * 1987-01-30 1988-04-26 Motorola Inc. Integrated circuit method using double implant doping
US5067002A (en) * 1987-01-30 1991-11-19 Motorola, Inc. Integrated circuit structures having polycrystalline electrode contacts
IT1218128B (it) * 1987-03-05 1990-04-12 Sgs Microelettronica Spa Struttura integrata per rete di trasferimento di segnali,particolarmente per circuito di pilotaggio per transistori mos di potenza
US5055417A (en) * 1987-06-11 1991-10-08 National Semiconductor Corporation Process for fabricating self-aligned high performance lateral action silicon-controlled rectifier and static random access memory cells
US4971929A (en) * 1988-06-30 1990-11-20 Microwave Modules & Devices, Inc. Method of making RF transistor employing dual metallization with self-aligned first metal
JP2517380B2 (ja) * 1989-01-19 1996-07-24 三洋電機株式会社 半導体集積回路の製造方法
GB2237445B (en) * 1989-10-04 1994-01-12 Seagate Microelectron Ltd A semiconductor device fabrication process
US5091321A (en) * 1991-07-22 1992-02-25 Allegro Microsystems, Inc. Method for making an NPN transistor with controlled base width compatible with making a Bi-MOS integrated circuit
US5274267A (en) * 1992-01-31 1993-12-28 International Business Machines Corporation Bipolar transistor with low extrinsic base resistance and low noise
US5254486A (en) * 1992-02-21 1993-10-19 Micrel, Incorporated Method for forming PNP and NPN bipolar transistors in the same substrate
JPH09500760A (ja) * 1993-07-12 1997-01-21 ナショナル・セミコンダクター・コーポレイション ヒ素注入エミッタを有する半導体デバイスの製造プロセス
US5702959A (en) * 1995-05-31 1997-12-30 Texas Instruments Incorporated Method for making an isolated vertical transistor
US6291304B1 (en) * 1999-09-15 2001-09-18 Taiwan Semiconductor Manufacturing Company Method of fabricating a high voltage transistor using P+ buried layer
US7791170B2 (en) * 2006-07-10 2010-09-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a deep junction for electrical crosstalk reduction of an image sensor

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2157633C3 (de) * 1971-11-20 1980-01-24 Deutsche Itt Industries Gmbh, 7800 Freiburg Verfahren zum Herstellen von Zonen einer monolithisch integrierten Festkörperschaltung
JPS5538823B2 (ja) * 1971-12-22 1980-10-07
FR2282162A1 (fr) * 1974-08-12 1976-03-12 Radiotechnique Compelec Procede de realisation de dispositifs semiconducteurs
US4018627A (en) * 1975-09-22 1977-04-19 Signetics Corporation Method for fabricating semiconductor devices utilizing oxide protective layer
FR2341943A1 (fr) * 1976-02-20 1977-09-16 Radiotechnique Compelec Procede de realisation de transistors par implantation ionique
US4021270A (en) * 1976-06-28 1977-05-03 Motorola, Inc. Double master mask process for integrated circuit manufacture
US4111726A (en) * 1977-04-01 1978-09-05 Burroughs Corporation Bipolar integrated circuit process by separately forming active and inactive base regions
DE2743662A1 (de) * 1977-09-28 1979-04-05 Siemens Ag Ein-transistor-speicherelement und verfahren zu seiner herstellung
US4233337A (en) * 1978-05-01 1980-11-11 International Business Machines Corporation Method for forming semiconductor contacts
JPS6028397B2 (ja) * 1978-10-26 1985-07-04 株式会社東芝 半導体装置の製造方法
JPS5674938A (en) * 1979-11-22 1981-06-20 Pioneer Electronic Corp Semiconductor device
JPS5685848A (en) * 1979-12-15 1981-07-13 Toshiba Corp Manufacture of bipolar integrated circuit
JPS5693315A (en) * 1979-12-26 1981-07-28 Fujitsu Ltd Manufacture of semiconductor device
DE3032632A1 (de) * 1980-08-29 1982-04-08 Siemens AG, 1000 Berlin und 8000 München Verfahren zur herstellung integrierter dynamischer ram-eintransistor-speicherzellen
NL8006827A (nl) * 1980-12-17 1982-07-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
JPS57157541A (en) * 1981-03-24 1982-09-29 Toshiba Corp Manufacture of semiconductor device
EP0062725B1 (de) * 1981-04-14 1984-09-12 Deutsche ITT Industries GmbH Verfahren zum Herstellen eines integrierten Planartransistors
DE3115029A1 (de) * 1981-04-14 1982-11-04 Deutsche Itt Industries Gmbh, 7800 Freiburg "verfahren zur herstellung eines integrierten bipolaren planartransistors"
JPS5821866A (ja) * 1981-07-31 1983-02-08 Toshiba Corp 半導体装置
DE3174397D1 (en) * 1981-08-08 1986-05-22 Itt Ind Gmbh Deutsche Method of producing a monolithic integrated solid-state circuit with at a least one bipolar planar transistor
US4512816A (en) * 1982-02-26 1985-04-23 National Semiconductor Corporation High-density IC isolation technique capacitors

Also Published As

Publication number Publication date
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CA1235233A (en) 1988-04-12
EP0183624A3 (en) 1988-03-02

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