JPH0710012B2 - ホールｉｃ - Google Patents
ホールｉｃInfo
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- JPH0710012B2 JPH0710012B2 JP1288004A JP28800489A JPH0710012B2 JP H0710012 B2 JPH0710012 B2 JP H0710012B2 JP 1288004 A JP1288004 A JP 1288004A JP 28800489 A JP28800489 A JP 28800489A JP H0710012 B2 JPH0710012 B2 JP H0710012B2
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- Japan
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- amplifier
- hall
- fet
- gaas substrate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N59/00—Integrated devices, or assemblies of multiple devices, comprising at least one galvanomagnetic or Hall-effect element covered by groups H10N50/00 - H10N52/00
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- Hall/Mr Elements (AREA)
- Measuring Magnetic Variables (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、GaAs基板を用いたホールIC（集積回路）に関
する。
する。
（従来の技術） 従来、GaAs基板を用いたモノリシックホールICとして
は、ホール素子の出力と増幅器により増幅したもの、ま
たその増幅器出力を更にシュミット回路等によりＡ−Ｄ
（アナログ−デジタル）変換したものがある。後者の場
合の構成は第２図に示され、１はホール素子、２は増幅
部、３はＡ−Ｄ変換部である。第３図は前者の場合の詳
細例である。
は、ホール素子の出力と増幅器により増幅したもの、ま
たその増幅器出力を更にシュミット回路等によりＡ−Ｄ
（アナログ−デジタル）変換したものがある。後者の場
合の構成は第２図に示され、１はホール素子、２は増幅
部、３はＡ−Ｄ変換部である。第３図は前者の場合の詳
細例である。
ところでGaAs基板のブレード・ダイシングは、劈開方向
の順メサ方向だとチッピングが大きく、ペレット・サイ
ズを小さくするため、通常、ブレード・ダイシング方向
を「劈開方向±45゜」の方向にとっている。この状態で
素子を有効に、即ち充填率を大きく配列するため、FET
（電界効果トランジスタ）、抵抗等をダイシングライン
と平行に、つまり劈開方向と±45゜をなす方向にとって
いる。
の順メサ方向だとチッピングが大きく、ペレット・サイ
ズを小さくするため、通常、ブレード・ダイシング方向
を「劈開方向±45゜」の方向にとっている。この状態で
素子を有効に、即ち充填率を大きく配列するため、FET
（電界効果トランジスタ）、抵抗等をダイシングライン
と平行に、つまり劈開方向と±45゜をなす方向にとって
いる。
（発明が解決しようとする課題） 上記従来技術においては、増幅部２の特にFET（トラン
ジスタという）11,12のgm（コンダクタンス）を向上さ
せるのに限界があった。即ち第４図のようにゲート長を
短くし、gmを上げていった場合、トランジスタ11,12の
通電方向が〈010〉，〈00〉の結晶軸方向では、ゲー
ト長が２μｍ位でgmが曲線ａの如く飽和し、増幅器21の
ゲインが上がらず、出力電圧あるいは検出磁界感度が悪
かった。具体的には、ホールセンサの出力電圧が、1Kガ
ウスの時に100mVとすると、増幅器のゲインが10であ
り、増幅器の出力電圧は1Vと小さく、後段にはオペアン
プ等をつないで使用する場合、誤動作の原因になった。
また増幅部２の後段にＡ−Ｄ変換器３をつないだ場合、
検出最小磁界が300ガウスと大きく、低磁界の検出に向
かなかった。
ジスタという）11,12のgm（コンダクタンス）を向上さ
せるのに限界があった。即ち第４図のようにゲート長を
短くし、gmを上げていった場合、トランジスタ11,12の
通電方向が〈010〉，〈00〉の結晶軸方向では、ゲー
ト長が２μｍ位でgmが曲線ａの如く飽和し、増幅器21の
ゲインが上がらず、出力電圧あるいは検出磁界感度が悪
かった。具体的には、ホールセンサの出力電圧が、1Kガ
ウスの時に100mVとすると、増幅器のゲインが10であ
り、増幅器の出力電圧は1Vと小さく、後段にはオペアン
プ等をつないで使用する場合、誤動作の原因になった。
また増幅部２の後段にＡ−Ｄ変換器３をつないだ場合、
検出最小磁界が300ガウスと大きく、低磁界の検出に向
かなかった。
そこで本発明の目的は、ホールICの増幅部のゲインを向
上し、出力電圧とか検出磁界感度を上げることにある。
上し、出力電圧とか検出磁界感度を上げることにある。
［発明の構成］ （課題を解決するための手段と作用） 本発明は、 （１） GaAs基板上に、ホール素子とその出力を増幅す
る増幅器とを形成し、その増幅器の増幅用FETの通電方
向を〈011〉±10゜なる結晶軸方向としたことを特徴と
するホールICである。
る増幅器とを形成し、その増幅器の増幅用FETの通電方
向を〈011〉±10゜なる結晶軸方向としたことを特徴と
するホールICである。
また本発明は、 （２） 前記GaAs基板のブレード・ダイシングの方向が
劈開方向と45゜±10゜異なった方向にあることを特徴と
する請求項１に記載のホールICである。
劈開方向と45゜±10゜異なった方向にあることを特徴と
する請求項１に記載のホールICである。
即ち本発明は、ブレード・ダイシング方向を、劈開方向
と45゜±10゜（この±10゜は、IC製造時にマスクずれ等
で誤差が生じても特性的にも問題は生じない範囲）をな
す方向とし、他のFET、抵抗等はダイシングラインと平
行としたまま、増幅器の増幅用FETの通電方向のみを〈0
11〉±10゜（この±10゜も上記のものと同一主旨）方向
とすることにより、短ゲート化によるgmの劣化を防ぎ、
増幅器出力の増大、更にはその出力をＡ−Ｄ変換した場
合、検出磁界感度が上がるようにしたものである。
と45゜±10゜（この±10゜は、IC製造時にマスクずれ等
で誤差が生じても特性的にも問題は生じない範囲）をな
す方向とし、他のFET、抵抗等はダイシングラインと平
行としたまま、増幅器の増幅用FETの通電方向のみを〈0
11〉±10゜（この±10゜も上記のものと同一主旨）方向
とすることにより、短ゲート化によるgmの劣化を防ぎ、
増幅器出力の増大、更にはその出力をＡ−Ｄ変換した場
合、検出磁界感度が上がるようにしたものである。
（実施例） 以下図面を参照して本発明の一実施例を説明する。第１
図に示す如く、（100）主面のGaAs基板21等（ウエル等
を含んでも可）に、例えば第２図または第３図のホール
素子1,増幅部2,A−Ｄ変換器３をモノリシックに形成す
る。そのときチップ面積を減らすため、ダイシングライ
ンを劈開方向と45゜異なった方向とし、また素子の充填
率を大きくとるため、他のFET、抵抗等をダイシングラ
インと平行に、つまり劈開方向と±45゜をなす方向にと
る。このとき増幅器21のFET（トランジスタという）11,
12の通電方向、つまり第１図で示すトランジスタＢの通
電方向のみを、〈011〉の結晶軸方向とする。
図に示す如く、（100）主面のGaAs基板21等（ウエル等
を含んでも可）に、例えば第２図または第３図のホール
素子1,増幅部2,A−Ｄ変換器３をモノリシックに形成す
る。そのときチップ面積を減らすため、ダイシングライ
ンを劈開方向と45゜異なった方向とし、また素子の充填
率を大きくとるため、他のFET、抵抗等をダイシングラ
インと平行に、つまり劈開方向と±45゜をなす方向にと
る。このとき増幅器21のFET（トランジスタという）11,
12の通電方向、つまり第１図で示すトランジスタＢの通
電方向のみを、〈011〉の結晶軸方向とする。
このような構成とすることにより、第４図の曲線ａで示
すように、従来のFETのゲート通電方向つまり〈010〉，
〈00〉方向（第１図のトランジスタC,Dに対応）で
は、ゲート長２μｍ位でgmが飽和し、増幅器21のゲイン
が10しかとれなかったのに対し、第１図の〈011〉通電
方向のトランジスタＢの構成を第３図のトランジスタ11
と12に用いた場合には、ゲート長が１μｍまで第４図の
曲線ｂの如く、gmがゲート長に反比例して増加し、ゲー
ト長を１μｍにとることにより、ゲインを20とすること
ができた。その結果、ホール素子出力の増幅後の電圧を
従来の２倍の2Vに、またＡ−Ｄ変換器３を第２図の如く
用いた場合、検出最小磁界を1/3の100ガウスにできた。
また増幅器21の増幅用トランジスタＢ（11,12）以外は
トランジスタC,Dの方向としたため、ペレットサイズ的
に有利である。
すように、従来のFETのゲート通電方向つまり〈010〉，
〈00〉方向（第１図のトランジスタC,Dに対応）で
は、ゲート長２μｍ位でgmが飽和し、増幅器21のゲイン
が10しかとれなかったのに対し、第１図の〈011〉通電
方向のトランジスタＢの構成を第３図のトランジスタ11
と12に用いた場合には、ゲート長が１μｍまで第４図の
曲線ｂの如く、gmがゲート長に反比例して増加し、ゲー
ト長を１μｍにとることにより、ゲインを20とすること
ができた。その結果、ホール素子出力の増幅後の電圧を
従来の２倍の2Vに、またＡ−Ｄ変換器３を第２図の如く
用いた場合、検出最小磁界を1/3の100ガウスにできた。
また増幅器21の増幅用トランジスタＢ（11,12）以外は
トランジスタC,Dの方向としたため、ペレットサイズ的
に有利である。
［発明の効果］ 以上説明した如く本発明によれば、GaAsモリシック型の
ホールICで、増幅器のFETの通電方向を〈011〉方向とす
ることにより、増幅器のゲイン及びホール素子出力の増
幅後の出力電圧が増大し、後段にオペアンプ等をつない
だ場合の誤動作が防止できるようになった。また増幅器
の後段側にＡ−Ｄ変換器をつないだ場合、検出最小磁界
が小にでき、低磁界の検出が可能となった。また増幅器
のFETの通電方向のみを〈011〉としてペレットサイズも
有利にできる。
ホールICで、増幅器のFETの通電方向を〈011〉方向とす
ることにより、増幅器のゲイン及びホール素子出力の増
幅後の出力電圧が増大し、後段にオペアンプ等をつない
だ場合の誤動作が防止できるようになった。また増幅器
の後段側にＡ−Ｄ変換器をつないだ場合、検出最小磁界
が小にでき、低磁界の検出が可能となった。また増幅器
のFETの通電方向のみを〈011〉としてペレットサイズも
有利にできる。
第１図は本発明の一実施例の説明図、第２図はGaAsホー
ルIC構成図、第３図はGaAsホールIC構成図、第４図は上
記実施例と従来例の特性説明図である。 １……ホール素子、 ２……増幅部,21……増幅器， ３……Ａ−Ｄ変換部， 11,12……増幅用FET, Ａ〜Ｄ……FET（Ｂは上記11,12を本発明の構成とした場
合のFET）， 21……GaAs基板の一部。
ルIC構成図、第３図はGaAsホールIC構成図、第４図は上
記実施例と従来例の特性説明図である。 １……ホール素子、 ２……増幅部,21……増幅器， ３……Ａ−Ｄ変換部， 11,12……増幅用FET, Ａ〜Ｄ……FET（Ｂは上記11,12を本発明の構成とした場
合のFET）， 21……GaAs基板の一部。
Claims (2)
- 【請求項１】GaAs基板上に、ホール素子とその出力を増
幅する増幅器とを形成し、その増幅器の増幅用FETの通
電方向を〈011〉±10゜なる結晶軸方向としたことを特
徴とするホールIC。 - 【請求項２】前記GaAs基板のブレード・ダイシングの方
向が劈開方向と45゜±10゜異なった方向にあることを特
徴とする請求項１に記載のホールIC。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1288004A JPH0710012B2 (ja) | 1989-11-07 | 1989-11-07 | ホールｉｃ |
| US07/606,318 US5041891A (en) | 1989-11-07 | 1990-10-31 | Hall IC formed in GaAs substrate |
| EP90121207A EP0427196B1 (en) | 1989-11-07 | 1990-11-06 | Hall IC formed in GaAs substrate |
| DE69032294T DE69032294T2 (de) | 1989-11-07 | 1990-11-06 | Hall-IC hergestellt aus einem GaAs-Substrat |
| KR1019900017928A KR940002448B1 (ko) | 1989-11-07 | 1990-11-07 | 홀 ic |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1288004A JPH0710012B2 (ja) | 1989-11-07 | 1989-11-07 | ホールｉｃ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03149886A JPH03149886A (ja) | 1991-06-26 |
| JPH0710012B2 true JPH0710012B2 (ja) | 1995-02-01 |
Family
ID=17724563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1288004A Expired - Fee Related JPH0710012B2 (ja) | 1989-11-07 | 1989-11-07 | ホールｉｃ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5041891A (ja) |
| EP (1) | EP0427196B1 (ja) |
| JP (1) | JPH0710012B2 (ja) |
| KR (1) | KR940002448B1 (ja) |
| DE (1) | DE69032294T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5486804A (en) * | 1993-12-03 | 1996-01-23 | Hughes Aircraft Company | Integrated magnetoresistive sensor fabrication method and apparatus |
| JPH09321063A (ja) * | 1996-05-31 | 1997-12-12 | Nec Corp | 半導体装置およびその製造方法 |
| US6777926B2 (en) * | 2002-08-02 | 2004-08-17 | Honeywell International Inc. | Phase stability of non-sinusoidal signals utilizing two differential halls |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57128087A (en) * | 1981-01-30 | 1982-08-09 | Toshiba Corp | Magneto-electric transducer element |
| JPS58140158A (ja) * | 1982-02-16 | 1983-08-19 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JPS624365A (ja) * | 1985-07-01 | 1987-01-10 | Fujitsu Ltd | 半導体装置 |
| JPS62113016A (ja) * | 1985-11-13 | 1987-05-23 | Matsushita Electric Ind Co Ltd | 検出装置 |
| JPS63234577A (ja) * | 1987-03-24 | 1988-09-29 | Matsushita Electric Ind Co Ltd | ホ−ル効果半導体集積回路 |
| JPS6431482A (en) * | 1987-07-28 | 1989-02-01 | Nippon Mining Co | Hall effect integrated circuit device |
| JPH01123489A (ja) * | 1987-11-06 | 1989-05-16 | Matsushita Electron Corp | 半導体装置 |
-
1989
- 1989-11-07 JP JP1288004A patent/JPH0710012B2/ja not_active Expired - Fee Related
-
1990
- 1990-10-31 US US07/606,318 patent/US5041891A/en not_active Expired - Lifetime
- 1990-11-06 DE DE69032294T patent/DE69032294T2/de not_active Expired - Fee Related
- 1990-11-06 EP EP90121207A patent/EP0427196B1/en not_active Expired - Lifetime
- 1990-11-07 KR KR1019900017928A patent/KR940002448B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69032294T2 (de) | 1998-09-24 |
| EP0427196A1 (en) | 1991-05-15 |
| KR940002448B1 (ko) | 1994-03-24 |
| KR910010702A (ko) | 1991-06-29 |
| US5041891A (en) | 1991-08-20 |
| DE69032294D1 (de) | 1998-06-10 |
| EP0427196B1 (en) | 1998-05-06 |
| JPH03149886A (ja) | 1991-06-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |