JPH07121402A - プログラムのトレース装置 - Google Patents

Abstract

(57)【要約】 【目的】 マイクロコンピュータの動作周波数等が異な
る場合であっても対応できるプログラムのトレース装置
を提供すること。 【構成】 データを格納する第１バッファ１１および第
２バッファ１２と、選択されたバッファに格納されたデ
ータを記憶するトレースメモリ２と、番地を指示するカ
ウンタ３と、基本タイミング信号１０に基づいて選択信
号および書き込み信号およびカウント制御信号を発生さ
せる信号制御部４とを備えたトレース装置１で、信号制
御部４を、一つの基本タイミング信号１０の入力をトリ
ガとして複数の遅延信号を発生させる遅延回路４１と、
遅延信号を用いて選択信号、書き込み信号およびカウン
ト制御信号を発生させる制御回路４２とから構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュータ
に組み込まれるプログラムの実行状態を追跡調査するた
めのプログラムのトレース装置に関するものである。

【０００２】

【従来の技術】マイクロコンピュータ等に組み込まれる
プログラムが正確に実行するかどうかを検証するデバッ
グ装置には、メモリの内容を表示／変更したりする機能
やプログラムの実行時の履歴を追跡するいわゆるトレー
ス機能などが備えられている。このうちのトレース機能
を行うためのトレース装置は、図３のブロック図に示す
ような構成となっている。

【０００３】すなわち、このトレース装置１は、主とし
てプログラムを実行するマイクロコンピュータからのデ
ータ（例えば、データＩとデータII）を記憶するための
トレースメモリ２と、データをトレースメモリ２のどの
番地に記憶させるかを指定するためのカウンタ３と、デ
ータを格納するためのバッファ（図では第１バッファ１
１と第２バッファ１２の２つのバッファ）と、これらを
制御するための信号制御部４とから構成されている。こ
のようなトレース装置１を用い、プログラムの実行中に
１命令毎のデータをトレースメモリ２の指定番地へ書き
込み、プログラムの実行後、このトレースメモリ２の内
容を参照することで実行履歴を追跡している。

【０００４】トレース装置１は、マイクロコンピュータ
から出力される複数の基本タイミング信号１０によりデ
ータＩおよびデータIIの記憶タイミングが制御されてい
る。つまり、基本タイミング信号１０ａと１０ｂとのＯ
Ｒ信号４ａはトレースメモリ２と第２バッファ１２に接
続されており、またその反転信号が第１バッファ１１に
接続されている。

【０００５】これにより、第１バッファ１１に格納され
たデータＩを記憶させるか、第２バッファ１２に格納さ
れたデータIIを記憶させるかの切り換えと、トレースメ
モリ２の上位空間と下位空間（上位と下位との２つに分
けた際のそれぞれの空間で、トレースメモリ２の番地
を、例えば０Ｈ〜０ＦＦＦＨまでの下位の番地と１００
０Ｈ〜１ＦＦＦＨまでの上位の番地とに分けた際のそれ
ぞれの空間）の選択が成される。

【０００６】また、基本タイミング信号１０ｅと１０ｆ
とのＯＲ信号４ｂに基づいて、データＩおよびデータII
のトレースメモリ２への書き込みが制御される。図４
は、このトレース装置１におけるタイミングチャートで
あり、これに基づいてトレースメモリ２へのデータＩお
よびデータIIの書き込みとカウンタ３のカウントアップ
が制御される。

【０００７】すなわち、基本タイミング信号１０ａまた
は１０ｂが出力されているときにトレースメモリ２への
信号４ａがＨｉｇｈ Ｌｅｖｅｌ（以下、「Ｈ」とす
る）となりトレースメモリ２の上位空間が選択される。
また、同時に第１バッファ１１へＬｏｗ Ｌｅｖｅｌ
（以下、「Ｌ」とする）信号が入力されるため、第１バ
ッファ１１が選択され、ここに格納されたデータＩがト
レースメモリ２側に出力される。そして、この出力の際
に信号４ｂが「Ｌ」となっている場合（図４のＡ参
照）、データＩがトレースメモリ２に書き込まれること
になる。

【０００８】一方、基本タイミング信号１０ｃまたは１
０ｄが出力されているときにはトレースメモリ２への信
号４ａが「Ｌ」となっているためトレースメモリ２の下
位空間が選択されている。この際、第２バッファ１２へ
「Ｈ」の信号が入力されるため第２バッファ１２が選択
され、ここに格納されたデータIIがトレースメモリ２側
へ出力されることになる。そして、この出力の際に信号
４ｂが「Ｌ」となっている場合（図４のＢ参照）、デー
タIIがトレースメモリ２に書き込まれることになる。

【０００９】２つのデータＩおよびデータIIの書き込み
が終了して基本タイミング信号１０ｄの「Ｌ」となった
際に信号１０ｄ／が「Ｈ」となり、カウンタ３がカウン
トアップされることになる。これを繰り返すことによ
り、１つのトレースメモリ２に２つのデータＩおよびデ
ータIIを時分割で記憶させることができる。

【００１０】

【発明が解決しようとする課題】しかしながら、このよ
うなプログラムのトレース装置には次のような問題があ
る。すなわち、このトレース装置では複数の基本タイミ
ング信号に基づいてデータの記憶を制御しているため、
マイクロコンピュータの動作が高速化され基本タイミン
グ信号の信号幅の減少や信号出力の減少が起こった場合
にはこれに対応するために複雑な回路を用いる必要があ
る。また、マイクロコンピュータの種類によって基本タ
イミング信号を生成する回路が異なるため、トレース装
置の回路を統一するのは困難である。よって、本発明は
マイクロコンピュータの動作周波数等が異なる場合であ
っても対応できるプログラムのトレース装置を提供する
ことを目的とする。

【００１１】

【課題を解決するための手段】本発明は、このような課
題を解決するために成されたプログラムのトレース装置
である。すなわち、このトレース装置は、プログラムの
実行によりマイクロコンピュータから出力される複数の
データをそれぞれ順次格納するための複数のバッファ
と、これらのバッファのうち選択された一つに格納され
たデータを所定の番地に記憶するトレースメモリと、ト
レースメモリに対してデータが記憶される番地を指示す
るためのカウンタと、基本タイミング信号に基づいて複
数のバッファのうち一つを選択するための選択信号およ
びトレースメモリに対してデータの書き込みを指示する
書き込み信号およびカウンタに対するカウント制御信号
を発生させる信号制御部とを備えており、この信号制御
部を、一つの基本タイミング信号の入力をトリガとして
遅延時間がそれぞれ異なる複数の遅延信号を発生させる
遅延回路と、この複数の遅延信号を用いて選択信号、書
き込み信号およびカウント制御信号をそれぞれ発生させ
る制御回路とから構成するものである。

【００１２】

【作用】信号制御部に設けられた遅延回路により、一つ
の基本タイミング信号の入力をトリガとして遅延時間が
それぞれ異なる複数の遅延信号を得ることができため、
マイクロコンピュータの動作速度や基本タイミング信号
の出力数等に依存しない制御用の信号を得ることができ
る。また、信号制御部に設けられた制御回路により、遅
延回路からの複数の遅延信号のうちの一つを用いたり、
また複数を組合せたりして選択信号や書き込み信号およ
びカウント制御信号を発生させてデータをトレースメモ
リに時分割して記憶することができるようになる。

【００１３】

【実施例】以下に、本発明のプログラムのトレース装置
の実施例を図に基づいて説明する。図１は本発明のトレ
ース装置を説明するブロック図、図２は本発明のトレー
ス装置におけるタイミングチャートである。

【００１４】図１に示すように、このトレース装置１は
マイクロコンピュータでのプログラムの実行により出力
されるデータをメモリに記憶し、プログラムの終了後に
そのメモリ内のデータを参照することで動作の履歴を追
跡するものであり、主な構成として、例えばデータＩお
よびデータIIの２種類のデータを順次格納する第１バッ
ファ１１および第２バッファ１２と、これらのデータＩ
およびデータIIを記憶するためのトレースメモリ２と、
記憶する番地を指示するカウンタ３と、各種信号の制御
を行うための信号制御部４とから成るものである。

【００１５】しかもこの信号制御部４は、例えばマイク
ロコンピュータから出力される一つの基本タイミング信
号１０をトリガとして信号Ａを発生させ、さらに発生時
点が一定間隔ずつ遅延する信号Ｂ〜Ｊを出力する遅延回
路４１と、これらの信号Ａ〜Ｊを用いて各種の制御信号
を発生させる制御回路４２とから構成されている。

【００１６】遅延回路４１は遅延素子４３と所定のフリ
ップフロップ４４とから構成されており、一つの基本タ
イミング信号１０をフリップフロップ４４に入力して信
号Ａを出力し、その信号Ａを遅延素子４３に入力するこ
とで信号Ａに基づく遅延信号Ｂ〜Ｊを出力している。

【００１７】次に、このトレース装置１の信号制御を図
２に基づいて説明する。この基本タイミング信号１０
は、一定間隔で一定幅のパルス信号から成るものであ
り、例えばマイクロコンピュータから出力されるものの
うちの一つである。この基本タイミング信号１０が図１
に示す遅延回路４１のフリップフロップ４４に入力され
ると、その立ち上がりをトリガとして信号Ａが「Ｌ」と
なり、この信号Ａが遅延素子４３に入力される。すなわ
ち、基本タイミング信号１０の信号幅に関係なくその立
ち上がりに基づいて信号Ａが出力されることになる。

【００１８】遅延素子４３はこの信号Ａを受けることで
一定の遅延間隔で「Ｌ」となる信号Ｂ〜Ｊを順次出力す
る。また、フリップフロップ４４は、遅延素子４３から
の信号ＣとＦとのＡＮＤ信号である信号ＣＦが「Ｌ」と
なることでリセットされるようになっており、これによ
り信号Ａが「Ｈ」となって遅延素子４３に入力され、順
次信号Ｂ〜Ｊが「Ｈ」となる。つまり、信号Ａ〜Ｊの信
号幅は基本タイミング信号１０の信号幅や信号速度に関
係なく遅延素子４３からの遅延信号の組合せにより決定
されることになる。

【００１９】遅延回路４１からはこの信号Ａ〜Ｊが出力
され、そのうちの信号Ａ、Ｇ、Ｈ、Ｉが制御回路４２に
入力されることになる。制御回路４２は２つのＯＲゲー
トから構成されており、そのうちの一方のＯＲゲートへ
信号Ｇと信号Ｉとが入力されている。また、他方のＯＲ
ゲートへは信号Ａと信号Ｈとが入力されている。

【００２０】一方のＯＲゲートからの出力信号４２ａは
第１バッファ１１および第２バッファ１２へ入力されて
おり、例えば、出力信号４２ａが「Ｈ」となっている場
合には第１バッファ１１に「Ｌ」の入力されてこれが選
択されることになる。また、出力信号４２ａが「Ｌ」と
なっている場合には第２バッファ１２に「Ｌ」が入力さ
れてこれが選択されることになる。つまり、この出力信
号４２ａによって第１バッファ１１を選択するか、また
は第２バッファ１２を選択するかの制御を行う。

【００２１】さらに、制御回路４２の他方のＯＲゲート
からの出力信号４２ｂはトレースメモリ２に入力されて
おり、出力信号４２ｂが「Ｌ」となった場合に書き込み
が成されることになる。すなわち、信号Ａが「Ｌ」の場
合（図２中○印部分）または信号Ｈが「Ｌ」の場合（図
２中△印部分）に出力信号４２ｂが「Ｌ」となり、それ
ぞれの時点で選択されているバッファ（第１バッファ１
１または第２バッファ１２）に格納されたデータＩまた
はデータIIがトレースメモリ２の所定番地へ書き込まれ
ることになる。

【００２２】つまり、信号Ａが「Ｌ」となっている場合
には第１バッファ１１が選択されており、これと出力信
号４２ｂとが「Ｌ」なっている場合（図２中Ａ部分）に
第１バッファ１１のデータＩがトレースメモリ２へ書き
込まれる。一方、信号Ｈが「Ｌ」となっている場合には
第２バッファ１２が選択されており、これと出力信号４
２ｂとが「Ｌ」となっている場合（図２中Ｂ部分）に第
２バッファ１２のデータIIがトレースメモリ２へ書き込
まれることになる。

【００２３】また、第１バッファ１１と第２バッファ１
２との選択を行うための出力信号４２ａはトレースメモ
リ２の最上位ビットに入力されており、上位空間または
下位空間を選択するようになっている。すなわち、出力
信号４２ａが「Ｈ」となっている場合には第１バッファ
１１が選択され、またトレースメモリ２の最上位ビット
へ「Ｌ」へは入力され下位空間が選択され、トレースメ
モリ２の下位空間の番地へデータＩが書き込まれる。一
方、出力信号４２ａが「Ｌ」となっている場合には第２
バッファ１２が選択され、またトレースメモリ２の最上
位ビットへは「Ｈ」が入力され上位空間が選択され、ト
レースメモリ２の上位空間の番地へデータIIが書き込ま
れる。

【００２４】また、このトレースメモリ２へ番地を指示
するためのカウンタ３には遅延素子４３からの信号Ｊが
入力されている。信号Ｊは遅延信号のうち最後に立ち上
がるものであり、これが図２中矢印に示すように「Ｈ」
となった際にカウンタ３がカウントアップされることに
なる。すなわち、データＩおよびデータIIをトレースメ
モリ２へ一回書き込む毎にカウンタ３がカウントアップ
し、次の書き込みの際には次の番地を指示することにな
る。

【００２５】ここまでの一連の動作を繰り返すことによ
り、一つの基本タイミング信号に基づいてデータＩおよ
びデータIIを順次トレースメモリ２へ書き込むことがで
き、プログラムの実行終了後にこの書き込まれた内容を
参照することでプログラムの追跡調査を行うことができ
るようになる。

【００２６】なお、本実施例においてマイクロコンピュ
ータから出力されるデータをデータＩとデータIIの２種
類を例とし、また、それぞれのデータを格納するための
バッファを第１バッファ１１と第２バッファ１２として
説明したが本発明はこれに限定されることはない。ま
た、一つの基本タイミング信号１０の入力をトリガとし
て各種の信号を発生させているため、マイクロコンピュ
ータから出力される基本タイミング信号１０以外の信号
であってもマイクロコンピュータとリンクするものであ
ればそれを基本タイミング信号１０として用いることも
可能である。

【００２７】

【発明の効果】以上説明したように、本発明のプログラ
ムのトレース装置によれば次のような効果がある。すな
わち、一つの基本タイミング信号の入力をトリガとして
遅延信号を発生させ、この遅延信号を用いて各種の信号
を制御しているため、マイクロコンピュータの動作が高
速化されて基本タイミング信号の信号幅が減少したり、
信号出力の減少が起きても確実にデータをトレースメモ
リへ書き込むことが可能となる。また、一つの基本タイ
ミング信号を入力すれば足りるため特別なタイミングを
必要とせず、動作周波数や出力タイミング等の異なるマ
イクロコンピュータであっても対応が可能となり、トレ
ース装置の回路を統一化を図ることが可能となる。

【図面の簡単な説明】

【図１】本発明のトレース装置を説明するブロック図で
ある。

【図２】本発明のトレース装置におけるタイミングチャ
ートである。

【図３】従来のトレース装置を説明するブロック図であ
る。

【図４】従来のトレース装置におけるタイミングチャー
トである。

【符号の説明】

１ トレース装置 ２ トレースメモリ ３ カウンタ ４ 信号制御部 １０ 基本タイミング信号 １１ 第１バッファ １２ 第２バッファ ４１ 遅延回路 ４２ 制御回路 ４３ 遅延素子 ４４ フリップフロップ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 プログラムの実行によりマイクロコンピ
   ュータから出力される複数のデータをそれぞれ順次格納
   するための複数のバッファと、該複数のバッファのうち
   選択された一つに格納されたデータを所定の番地に記憶
   するトレースメモリと、該トレースメモリに対して該番
   地を指示するためのカウンタと、基本タイミング信号に
   基づいて該複数のバッファのうち一つを選択するための
   選択信号および該トレースメモリに対して該データの書
   き込みを指示する書き込み信号および該カウンタに対す
   るカウント制御信号を発生させる信号制御部とから成る
   プログラムのトレース装置において、 前記信号制御部は、一つの基本タイミング信号の入力を
   トリガとして遅延時間がそれぞれ異なる複数の遅延信号
   を発生させる遅延回路と、 前記複数の遅延信号を用いて前記選択信号、前記書き込
   み信号および前記カウント制御信号をそれぞれ発生させ
   る制御回路とから成ることを特徴とするプログラムのト
   レース装置。