JPH0719836B2 - 誘電体分離形半導体装置の製造方法 - Google Patents
誘電体分離形半導体装置の製造方法Info
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- JPH0719836B2 JPH0719836B2 JP60021872A JP2187285A JPH0719836B2 JP H0719836 B2 JPH0719836 B2 JP H0719836B2 JP 60021872 A JP60021872 A JP 60021872A JP 2187285 A JP2187285 A JP 2187285A JP H0719836 B2 JPH0719836 B2 JP H0719836B2
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- semiconductor
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- semiconductor substrate
- insulator
- semiconductor layer
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置の製造方法に係り、特に誘電体を用
いて素子分離を行う誘電体分離形半導体装置の製造方法
に関する。
いて素子分離を行う誘電体分離形半導体装置の製造方法
に関する。
従来ICやLSIなどで各素子間の分離を絶縁体で行なうい
わゆる誘電体分離法は、pn接合分離に比べて、（１）も
れ電流を極めて小さくすることができる、（２）耐圧を
大きくすることができる、（３）電圧印加の方向に気を
配る必要がない、等の利点を有する。
わゆる誘電体分離法は、pn接合分離に比べて、（１）も
れ電流を極めて小さくすることができる、（２）耐圧を
大きくすることができる、（３）電圧印加の方向に気を
配る必要がない、等の利点を有する。
理想的な誘電体分離は、各素子を電極接続部を除いて絶
縁体で完全に包み込むことで達成される。このような素
子は例えば、サファイア上にシリコンをエピタキシャル
成長させたSOS基板を用いて形成することができる。し
かしながら、サファイアは高価であり、またシリコンと
の結晶整合性も完全ではなく良質の単結晶膜が得られな
い、膜厚を充分厚くすることができない、などの理由
で、作製できる素子の種類に制限がある。
縁体で完全に包み込むことで達成される。このような素
子は例えば、サファイア上にシリコンをエピタキシャル
成長させたSOS基板を用いて形成することができる。し
かしながら、サファイアは高価であり、またシリコンと
の結晶整合性も完全ではなく良質の単結晶膜が得られな
い、膜厚を充分厚くすることができない、などの理由
で、作製できる素子の種類に制限がある。
サファイアのような絶縁体基板を用いない誘電体分離法
も、これまで数多く提案されている。その一例を第２図
（ａ）〜（ｅ）を用いて説明する。まず第２図（ａ）に
示すように、シリコン単結晶基板41の上にエピタキシャ
ル法により形成したシリコン単結晶層42（421,422）に
所望の拡散層43（431,432）を形成した素子を作製し、
更にメサエッチングにより各素子間を分離して全面をSi
O2等の絶縁膜44で覆う。この後第２図（ｂ）に示すよう
に、これら素子の上部に多結晶シリコン支持体層45を堆
積し、次いで第２図（ｃ）に示すようにシリコン基板41
を研磨やエッチング等により各素子が完全に分離される
まで削り落してその表面を絶縁膜46で覆う。この後第２
図（ｄ）に示すように、絶縁膜46側に再度多結晶シリコ
ン支持体層47を堆積する。そして第２図（ｅ）に示すよ
うに、支持体層45をエッチング除去して誘電体分離され
た素子を得る。
も、これまで数多く提案されている。その一例を第２図
（ａ）〜（ｅ）を用いて説明する。まず第２図（ａ）に
示すように、シリコン単結晶基板41の上にエピタキシャ
ル法により形成したシリコン単結晶層42（421,422）に
所望の拡散層43（431,432）を形成した素子を作製し、
更にメサエッチングにより各素子間を分離して全面をSi
O2等の絶縁膜44で覆う。この後第２図（ｂ）に示すよう
に、これら素子の上部に多結晶シリコン支持体層45を堆
積し、次いで第２図（ｃ）に示すようにシリコン基板41
を研磨やエッチング等により各素子が完全に分離される
まで削り落してその表面を絶縁膜46で覆う。この後第２
図（ｄ）に示すように、絶縁膜46側に再度多結晶シリコ
ン支持体層47を堆積する。そして第２図（ｅ）に示すよ
うに、支持体層45をエッチング除去して誘電体分離され
た素子を得る。
この様な従来の方法での最大の問題は、支持体層の形成
が必須である点にある。支持体層の堆積や除去等の余分
な工程が必要なだけでなく、例えば良く使われる多結晶
シリコンの場合でも、堆積速度が遅いために、研磨等の
工程に耐え得る充分な厚さを得るために非常に長い時間
を要する。支持体層の堆積工程を省略する目的で、例え
ば第２図（ｃ）の工程で素子分離を終了し、素子の裏面
から配線を取り出すことも提案されている。しかしこの
方法は、配線構造が複雑になり種々の制約条件が新たに
加わる。また支持体としてシリコン基板等を酸化物やガ
ラスなどの接着層を介して張付ける方法も提案されてい
るが、この方法では、1300℃を超える温度と数10kg/cm2
以上の高い圧力が必要であった。この様な条件では、ク
リープなどにより基板に変形を生じたり、素子領域に形
成された拡散層の不純物分布が変化する等の不都合が生
じる。
が必須である点にある。支持体層の堆積や除去等の余分
な工程が必要なだけでなく、例えば良く使われる多結晶
シリコンの場合でも、堆積速度が遅いために、研磨等の
工程に耐え得る充分な厚さを得るために非常に長い時間
を要する。支持体層の堆積工程を省略する目的で、例え
ば第２図（ｃ）の工程で素子分離を終了し、素子の裏面
から配線を取り出すことも提案されている。しかしこの
方法は、配線構造が複雑になり種々の制約条件が新たに
加わる。また支持体としてシリコン基板等を酸化物やガ
ラスなどの接着層を介して張付ける方法も提案されてい
るが、この方法では、1300℃を超える温度と数10kg/cm2
以上の高い圧力が必要であった。この様な条件では、ク
リープなどにより基板に変形を生じたり、素子領域に形
成された拡散層の不純物分布が変化する等の不都合が生
じる。
本発明は、上記した点に鑑みなされたもので、簡便な工
程で信頼性の高い誘電体分離を可能とした半導体装置の
製造方法を提供することを目的とする。
程で信頼性の高い誘電体分離を可能とした半導体装置の
製造方法を提供することを目的とする。
本発明は、二枚の半導体単結晶基板の表面が充分平滑に
鏡面研磨されている時、その研磨面同士を充分に清浄な
雰囲気下で直接密着させることにより強固な基板接合体
が得られるという知見に基き、この技術を誘電体分離に
適用する。本発明は、鏡面研磨された第１及び第２の半
導体基板の少なくとも一方の半導体基板の鏡面に酸化膜
を形成し、この酸化膜を介して鏡面同士を対向させて密
着させることで第１及び第２の半導体基板を接合する接
合工程と；前記工程で得られた基板接合体を200℃以上
に加熱する熱処理工程と；第１の半導体基板の厚みを所
望の厚さにする工程と；第１の半導体基板表面に半導体
層をエピタキシャル成長せしめる工程と；前記半導体層
と第１の半導体基板とを貫通し前記酸化膜に達する絶縁
体を埋め込む工程とを具備した誘電体分離形半導体装置
の製造方法において、前記第１の半導体基板の厚みを所
望の厚さにする工程の後に第１の半導体基板を島状半導
体領域に分離する分離溝を形成し、この分離溝に絶縁体
を埋め込んだ後に、前記半導体層をエピタキシャル成長
せしめ、この半導体層に分離溝を形成し、この分離溝に
絶縁体を埋め込んで第１の半導体基板に形成された分離
溝中の絶縁体と連結させて前記半導体層と第１の半導体
基板とを貫通した絶縁体を形成することを特徴とする誘
電体分離形半導体装置の製造方法である。
鏡面研磨されている時、その研磨面同士を充分に清浄な
雰囲気下で直接密着させることにより強固な基板接合体
が得られるという知見に基き、この技術を誘電体分離に
適用する。本発明は、鏡面研磨された第１及び第２の半
導体基板の少なくとも一方の半導体基板の鏡面に酸化膜
を形成し、この酸化膜を介して鏡面同士を対向させて密
着させることで第１及び第２の半導体基板を接合する接
合工程と；前記工程で得られた基板接合体を200℃以上
に加熱する熱処理工程と；第１の半導体基板の厚みを所
望の厚さにする工程と；第１の半導体基板表面に半導体
層をエピタキシャル成長せしめる工程と；前記半導体層
と第１の半導体基板とを貫通し前記酸化膜に達する絶縁
体を埋め込む工程とを具備した誘電体分離形半導体装置
の製造方法において、前記第１の半導体基板の厚みを所
望の厚さにする工程の後に第１の半導体基板を島状半導
体領域に分離する分離溝を形成し、この分離溝に絶縁体
を埋め込んだ後に、前記半導体層をエピタキシャル成長
せしめ、この半導体層に分離溝を形成し、この分離溝に
絶縁体を埋め込んで第１の半導体基板に形成された分離
溝中の絶縁体と連結させて前記半導体層と第１の半導体
基板とを貫通した絶縁体を形成することを特徴とする誘
電体分離形半導体装置の製造方法である。
本発明によれば多結晶シリコンなどの支持体層を堆積し
たり、除去したりする工程を用いることがなく、反りの
発生による問題がない為、極めて簡単に素子分離を行な
った半導体装置を得ることができる。又溝の形成を順次
重ねる事により半導体結晶層の厚みを大きくすることが
できる。さらに表面が平坦化になっている為、配線が容
易にできる。
たり、除去したりする工程を用いることがなく、反りの
発生による問題がない為、極めて簡単に素子分離を行な
った半導体装置を得ることができる。又溝の形成を順次
重ねる事により半導体結晶層の厚みを大きくすることが
できる。さらに表面が平坦化になっている為、配線が容
易にできる。
以下本発明の実施例を図面を参照して説明する。第１図
（ａ）〜（ｋ）は、本発明を用いたフォトダイオードア
レイの一実施例である。単結晶基板11と面指数100,抵抗
率0.03Ω−cm以下でＮ型の第２のシリコン単結晶基板12
を用意する。この例では、第２のシリコン基板12の表面
に酸化膜等の第１の絶縁膜13が形成されている。これら
の基板の相対向する面は鏡面研磨されている。これらの
基板11,12を第１図（ｂ）に示すように密着させ200℃以
上の温度で熱処理して接合させる。室温で密着させるだ
けでもかなりの接合強度が得られるが、200℃以上で熱
処理することにより、接合強度が著しく改善される。但
し熱処理温度の上限は、クリープなどを生じないように
1300℃とすることが必要である。
（ａ）〜（ｋ）は、本発明を用いたフォトダイオードア
レイの一実施例である。単結晶基板11と面指数100,抵抗
率0.03Ω−cm以下でＮ型の第２のシリコン単結晶基板12
を用意する。この例では、第２のシリコン基板12の表面
に酸化膜等の第１の絶縁膜13が形成されている。これら
の基板の相対向する面は鏡面研磨されている。これらの
基板11,12を第１図（ｂ）に示すように密着させ200℃以
上の温度で熱処理して接合させる。室温で密着させるだ
けでもかなりの接合強度が得られるが、200℃以上で熱
処理することにより、接合強度が著しく改善される。但
し熱処理温度の上限は、クリープなどを生じないように
1300℃とすることが必要である。
このように形成された基板接合体に、本実施例では基板
12にエピタキシャル膜を形成する。そのために第１図
（ｃ）に示すように、基板12を必要な厚さになるまで研
磨，エッチング等により削り取る。次に第１図（ｄ）に
示すように基板12の表面の一部をレジスト膜や酸化膜等
で覆い異方向性エッチングによって幅１〜２μｍの溝を
第１の絶縁膜13に達するまで形成し、この後第１図
（ｅ）に示すように溝が第２の絶縁膜14で埋まる条件で
酸化膜を形成する。さらに第１図（ｆ）に示すように一
般に知られているPEP工程によって、前記溝幅に対して
若干大きい５μｍ幅の酸化膜を残して除去する。
12にエピタキシャル膜を形成する。そのために第１図
（ｃ）に示すように、基板12を必要な厚さになるまで研
磨，エッチング等により削り取る。次に第１図（ｄ）に
示すように基板12の表面の一部をレジスト膜や酸化膜等
で覆い異方向性エッチングによって幅１〜２μｍの溝を
第１の絶縁膜13に達するまで形成し、この後第１図
（ｅ）に示すように溝が第２の絶縁膜14で埋まる条件で
酸化膜を形成する。さらに第１図（ｆ）に示すように一
般に知られているPEP工程によって、前記溝幅に対して
若干大きい５μｍ幅の酸化膜を残して除去する。
次にこの上に第１図（ｇ）に示したように、基板12より
不純物濃度の低い第３の半導体結晶のＮ型のエピタキシ
ャル成長膜15を所望の厚さで形成する。
不純物濃度の低い第３の半導体結晶のＮ型のエピタキシ
ャル成長膜15を所望の厚さで形成する。
次に第１図（ｈ）に示すようにエピタキシャル成長膜15
の表面の第２の絶縁膜14の真上を再び異方向性エッチン
グによって幅１〜２μｍの溝を絶縁膜14に達するまで形
成し、この後第１図（ｉ）に示すように溝が第３の絶縁
膜16で埋まるように酸化膜を形成する。この様に形成し
た基板15の一部領域にＮ型の不純物であるたとえばリン
を選択的に基板12に達するまで拡散し、次いでＰ型の不
純物であるたとえばボロンを選択的に拡散しＰ層18を得
る。この様に構成されたフォトダイオード（第１図
（ｊ））を直列接続させる為にアルミニウムを約10μｍ
の厚さで蒸着し、配線19を形成して第１図（ｋ）のよう
な所望の半導体装置が完成する。
の表面の第２の絶縁膜14の真上を再び異方向性エッチン
グによって幅１〜２μｍの溝を絶縁膜14に達するまで形
成し、この後第１図（ｉ）に示すように溝が第３の絶縁
膜16で埋まるように酸化膜を形成する。この様に形成し
た基板15の一部領域にＮ型の不純物であるたとえばリン
を選択的に基板12に達するまで拡散し、次いでＰ型の不
純物であるたとえばボロンを選択的に拡散しＰ層18を得
る。この様に構成されたフォトダイオード（第１図
（ｊ））を直列接続させる為にアルミニウムを約10μｍ
の厚さで蒸着し、配線19を形成して第１図（ｋ）のよう
な所望の半導体装置が完成する。
以上のようにして本実施例によれば、信頼性の高い誘電
体分離構造の半導体装置を簡単に作ることができる。
体分離構造の半導体装置を簡単に作ることができる。
本発明の最大の特徴は、絶縁膜を介して直接接合した半
導体単結晶基板の上に所望の不純物濃度と厚みを持った
半導体結晶を何段にも積み重ねていく事ができる。又配
線形状を変える事によって分離された素子の直列接続や
並列接続が容易に可能となる。
導体単結晶基板の上に所望の不純物濃度と厚みを持った
半導体結晶を何段にも積み重ねていく事ができる。又配
線形状を変える事によって分離された素子の直列接続や
並列接続が容易に可能となる。
本発明は上記実施例ではフォトダイオードについて説明
したが、トランジスタやサイリスタ,MOS FET等も形成す
る事ができる。又絶縁物を埋込む溝の形成の加工におい
て一方向の溝を作らなければ隣の半導体装置とを任意に
電気的に結合することができる。
したが、トランジスタやサイリスタ,MOS FET等も形成す
る事ができる。又絶縁物を埋込む溝の形成の加工におい
て一方向の溝を作らなければ隣の半導体装置とを任意に
電気的に結合することができる。
又本実施例では、絶縁膜を介して直接接合した半導体単
結晶基板を使って説明したが、半導体単結晶中に酸素を
イオン注入して絶縁膜を表面より浅い領域に形成し、こ
の上にエピタキシャル成長によって半導体結晶を積み重
ねる方法でもまったく同じ効果を得ることができる。
結晶基板を使って説明したが、半導体単結晶中に酸素を
イオン注入して絶縁膜を表面より浅い領域に形成し、こ
の上にエピタキシャル成長によって半導体結晶を積み重
ねる方法でもまったく同じ効果を得ることができる。
第１図は本発明の一実施例の素子製造工程を示す図、第
２図は従来の誘電体分離法による素子製造工程を示す図
である。 11……第１のシリコン単結晶基板 12……第２の 〃 13……第１の絶縁膜 14……第２の 〃 15……エピタキシャル成長膜 16……第３の絶縁膜 17……Ｎ型拡散層 18……Ｐ型拡散層 19……配線電極
２図は従来の誘電体分離法による素子製造工程を示す図
である。 11……第１のシリコン単結晶基板 12……第２の 〃 13……第１の絶縁膜 14……第２の 〃 15……エピタキシャル成長膜 16……第３の絶縁膜 17……Ｎ型拡散層 18……Ｐ型拡散層 19……配線電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 新保 優 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝総合研究所内 (56)参考文献 特開 昭56−155547（ＪＰ，Ａ) 特公 昭49−26455（ＪＰ，Ｂ１)
Claims (1)
- 【請求項１】鏡面研磨された第１及び第２の半導体基板
の少なくとも一方の半導体基板の鏡面に酸化膜を形成
し、この酸化膜を介して鏡面同士を対向させて密着させ
ることで第１及び第２の半導体基板を接合する接合工程
と；前記工程で得られた基板接合体を200℃以上に加熱
する熱処理工程と；第１の半導体基板の厚みを所望の厚
さにする工程と；第１の半導体基板表面に半導体層をエ
ピタキシャル成長せしめる工程と；前記半導体層と第１
の半導体基板とを貫通し前記酸化膜に達する絶縁体を埋
め込む工程とを具備した誘電体分離形半導体装置の製造
方法において、前記第１の半導体基板の厚みを所望の厚
さにする工程の後に第１の半導体基板を島状半導体領域
に分離する溝を形成し、この分離溝に絶縁体を埋め込ん
だ後に、前記半導体層をエピタキシャル成長せしめ、こ
の半導体層に分離溝を形成し、この分離溝に絶縁体を埋
め込んで第１の半導体基板に形成された分離溝中の絶縁
体と連結させて前記半導体層と第１の半導体基板とを貫
通した絶縁体を形成することを特徴とする誘電体分離形
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021872A JPH0719836B2 (ja) | 1985-02-08 | 1985-02-08 | 誘電体分離形半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021872A JPH0719836B2 (ja) | 1985-02-08 | 1985-02-08 | 誘電体分離形半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61182241A JPS61182241A (ja) | 1986-08-14 |
| JPH0719836B2 true JPH0719836B2 (ja) | 1995-03-06 |
Family
ID=12067218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60021872A Expired - Lifetime JPH0719836B2 (ja) | 1985-02-08 | 1985-02-08 | 誘電体分離形半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0719836B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01106466A (ja) * | 1987-10-19 | 1989-04-24 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH01251636A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | 誘電体分離ウェハの製造方法 |
| JP3036970B2 (ja) * | 1992-06-09 | 2000-04-24 | 日本電気株式会社 | 半導体集積回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4926455A (ja) * | 1972-07-11 | 1974-03-08 | ||
| JPS56155547A (en) * | 1980-05-06 | 1981-12-01 | Nec Corp | Semiconductor device |
-
1985
- 1985-02-08 JP JP60021872A patent/JPH0719836B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61182241A (ja) | 1986-08-14 |
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