JPH07167923A - テスト用回路付集積回路 - Google Patents
テスト用回路付集積回路Info
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- JPH07167923A JPH07167923A JP6239121A JP23912194A JPH07167923A JP H07167923 A JPH07167923 A JP H07167923A JP 6239121 A JP6239121 A JP 6239121A JP 23912194 A JP23912194 A JP 23912194A JP H07167923 A JPH07167923 A JP H07167923A
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- 238000012360 testing method Methods 0.000 title claims abstract description 43
- 239000000872 buffer Substances 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 238000012937 correction Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 ＬＳＩ切り出し時に生じた単数か複数の独立
した回路を利用することにより、テスト専用ピンを１本
だけ用いて、機能モジュールごとに複数の系路を分離、
独立し、少ないパターンで効率よいテストを可能にす
る。 【構成】 ＬＳＩ切り出し時に生じた入出力ピンＴ１、
Ｔ２、ならびにＴ３を、ＡＮＤゲート１１の他にデコー
ダ２０ならびに２１に接続する。このデコーダ２０なら
びに２１の出力を、直接、またはインバータゲート１２
ならびに１３を介して、ＯＲゲート１５〜１９に接続す
る。このＯＲゲート１５〜１９は、デコーダ２０ならび
に２１の出力に応じて、機能モジュール７と機能モジュ
ール８、または機能モジュール９と機能モジュール１０
の間で、回路を断続する。また、ＡＮＤゲート１１は、
出力バッファ２２、２３、ならびにＡＮＤゲート１７を
介して、デコーダ２１に接続され、またテスト専用ピン
ＴＴ１が、インバータゲート１４を介して出力バッファ
２３に、また直接ＡＮＤゲート１７に、それぞれ接続さ
れる。
した回路を利用することにより、テスト専用ピンを１本
だけ用いて、機能モジュールごとに複数の系路を分離、
独立し、少ないパターンで効率よいテストを可能にす
る。 【構成】 ＬＳＩ切り出し時に生じた入出力ピンＴ１、
Ｔ２、ならびにＴ３を、ＡＮＤゲート１１の他にデコー
ダ２０ならびに２１に接続する。このデコーダ２０なら
びに２１の出力を、直接、またはインバータゲート１２
ならびに１３を介して、ＯＲゲート１５〜１９に接続す
る。このＯＲゲート１５〜１９は、デコーダ２０ならび
に２１の出力に応じて、機能モジュール７と機能モジュ
ール８、または機能モジュール９と機能モジュール１０
の間で、回路を断続する。また、ＡＮＤゲート１１は、
出力バッファ２２、２３、ならびにＡＮＤゲート１７を
介して、デコーダ２１に接続され、またテスト専用ピン
ＴＴ１が、インバータゲート１４を介して出力バッファ
２３に、また直接ＡＮＤゲート１７に、それぞれ接続さ
れる。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩ（大規模集積回
路）の機能確認と、その製品の良否判定を行なうのに有
効なテスト用回路に関するものである。
路）の機能確認と、その製品の良否判定を行なうのに有
効なテスト用回路に関するものである。
【０００２】
【従来の技術】近年、ＬＳＩの修正度は微細加工技術の
著しい進歩により急激に増加している。それに比較する
と外部入出力ピンは、ＬＳＩチップを収容するパッケー
ジの標準化および信頼性の面より制約されている。その
ためＬＳＩ内のコントロールツリー回路、カウンタ回路
等シリアル多段接続システムの機能確認テスト、また、
その製品の出荷テストを行なう場合は入力信号間のセッ
トタイミングが非常に複雑となり、テストが困難であっ
た。そこで、テスト用回路を付加し、テストを容易にす
る必要があった。
著しい進歩により急激に増加している。それに比較する
と外部入出力ピンは、ＬＳＩチップを収容するパッケー
ジの標準化および信頼性の面より制約されている。その
ためＬＳＩ内のコントロールツリー回路、カウンタ回路
等シリアル多段接続システムの機能確認テスト、また、
その製品の出荷テストを行なう場合は入力信号間のセッ
トタイミングが非常に複雑となり、テストが困難であっ
た。そこで、テスト用回路を付加し、テストを容易にす
る必要があった。
【０００３】図３に、従来使用されていたテスト用回路
を示す。図中において、ＴＴ１とＴＴ２とはテスト専用
ピン、１、２は入力バッファゲート、４はＡＮＤゲー
ト、５はＯＲゲート、３と６とは機能モジュールであ
る。図３の動作は次の通りである。通常動作は、テスト
専用ピンＴＴ１とＴＴ２とを”０１”に設定することに
より入力バッファゲート２と接続されているＡＮＤゲー
ト４の入力は”１”、入力バッファゲート１と接続され
ているＯＲゲート４の入力は”０”となり、機能モジュ
ール３の出力状態が機能モジュール６の入力となり、通
常時の使用状態となる。
を示す。図中において、ＴＴ１とＴＴ２とはテスト専用
ピン、１、２は入力バッファゲート、４はＡＮＤゲー
ト、５はＯＲゲート、３と６とは機能モジュールであ
る。図３の動作は次の通りである。通常動作は、テスト
専用ピンＴＴ１とＴＴ２とを”０１”に設定することに
より入力バッファゲート２と接続されているＡＮＤゲー
ト４の入力は”１”、入力バッファゲート１と接続され
ているＯＲゲート４の入力は”０”となり、機能モジュ
ール３の出力状態が機能モジュール６の入力となり、通
常時の使用状態となる。
【０００４】次に、テスト動作を行なう時はテスト専用
ピンＴＴ２を”０”に設定することにより、入力バッフ
ァゲート２と接続されているＡＮＤゲート４の入力は”
０”となり、機能モジュール３の出力状態如何によら
ず、ＡＮＤゲート４の出力は”０”となる。またＡＮＤ
ゲート４以前の回路は切り離され、テスト専用ピンＴＴ
１の設定値が機能モジュール６の入力となり、機能モジ
ュール３の状態遺憾によらず、テスト専用ピンＴＴ１に
て機能モジュール６の入力状態を任意に設定できること
によりテスト時の使用状態となる。以上の説明は、１系
路のテストの場合である。
ピンＴＴ２を”０”に設定することにより、入力バッフ
ァゲート２と接続されているＡＮＤゲート４の入力は”
０”となり、機能モジュール３の出力状態如何によら
ず、ＡＮＤゲート４の出力は”０”となる。またＡＮＤ
ゲート４以前の回路は切り離され、テスト専用ピンＴＴ
１の設定値が機能モジュール６の入力となり、機能モジ
ュール３の状態遺憾によらず、テスト専用ピンＴＴ１に
て機能モジュール６の入力状態を任意に設定できること
によりテスト時の使用状態となる。以上の説明は、１系
路のテストの場合である。
【０００５】しかし、複数の系路を分離してテストを行
なう場合は、テストする時のみ必要で平常時には不要な
複数系路分のテスト専用ピンを実装しておかなければな
らず、貴重な入出力ピンが無駄になるという欠点があっ
た。
なう場合は、テストする時のみ必要で平常時には不要な
複数系路分のテスト専用ピンを実装しておかなければな
らず、貴重な入出力ピンが無駄になるという欠点があっ
た。
【０００６】
【発明が解決しようとする課題】本発明の目的は、これ
らの欠点を解決するため、テスト専用ピン１ピンとＬＳ
Ｉ切り出し時に生じた単数か複数の独立した回路を有効
に利用することにより限られた外部入出力ピンにて、機
能モジュールごとに複数の系路を分離、独立し、少ない
テストパターンで効率よいテストを可能にしたものであ
る。
らの欠点を解決するため、テスト専用ピン１ピンとＬＳ
Ｉ切り出し時に生じた単数か複数の独立した回路を有効
に利用することにより限られた外部入出力ピンにて、機
能モジュールごとに複数の系路を分離、独立し、少ない
テストパターンで効率よいテストを可能にしたものであ
る。
【０００７】
【課題を解決するための手段】本発明の構成は、複数の
系路を有する集積回路において、１つのテスト専用端子
と、通常時の使用状態において入力を行なう入力端子
と、通常時の使用状態において出力を行なう出力端子と
を各々有して、テスト時にはテスト信号を生成する、前
記集積回路内で独立した機能テスト回路を具備したこと
を特徴とする、テスト用回路付集積回路である。
系路を有する集積回路において、１つのテスト専用端子
と、通常時の使用状態において入力を行なう入力端子
と、通常時の使用状態において出力を行なう出力端子と
を各々有して、テスト時にはテスト信号を生成する、前
記集積回路内で独立した機能テスト回路を具備したこと
を特徴とする、テスト用回路付集積回路である。
【０００８】以下に、本発明の実施例を図に従って詳細
に説明する。図２は、本発明を適用する回路例で、本発
明の説明上の参考として示したものである。図におい
て、７、８、９、１０はそれぞれ機能モジュールであ
り、機能モジュール７の出力は機能モジュール８の入力
に、機能モジュール９の出力は機能モジュール１０の入
力に、それぞれ接続されている。これらの機能モジュー
ルと、ＬＳＩの切り出しによって生じた入力ピンＴ１、
Ｔ２、Ｔ３、出力ピンＴ４、ならびにＡＮＤゲート１１
によって、ＬＳＩが構成されている。
に説明する。図２は、本発明を適用する回路例で、本発
明の説明上の参考として示したものである。図におい
て、７、８、９、１０はそれぞれ機能モジュールであ
り、機能モジュール７の出力は機能モジュール８の入力
に、機能モジュール９の出力は機能モジュール１０の入
力に、それぞれ接続されている。これらの機能モジュー
ルと、ＬＳＩの切り出しによって生じた入力ピンＴ１、
Ｔ２、Ｔ３、出力ピンＴ４、ならびにＡＮＤゲート１１
によって、ＬＳＩが構成されている。
【０００９】図１は本発明の実施例を説明するための回
路図である。図において、機能モジュール７、８、９、
１０、ＡＮＤゲート１１、ならびにＬＳＩ入出力ピンＴ
１〜Ｔ４は、図２に示した同符号のものと同等である。
また、１２、１３、１４はインバータゲート、１５、１
６、１７はＡＮＤゲート、１８、１９はＯＲゲート、２
０、２１は３入力８出力のデコーダ、２２、２３は出力
バッファ、ＴＴ１はテスト専用ピン、２４はテスト回路
部であり、本発明は、これらの回路から構成されたＬＳ
Ｉ２５である。この回路構成におけるデコーダ２０、２
１の機能テーブルは、表１に示す通りである。
路図である。図において、機能モジュール７、８、９、
１０、ＡＮＤゲート１１、ならびにＬＳＩ入出力ピンＴ
１〜Ｔ４は、図２に示した同符号のものと同等である。
また、１２、１３、１４はインバータゲート、１５、１
６、１７はＡＮＤゲート、１８、１９はＯＲゲート、２
０、２１は３入力８出力のデコーダ、２２、２３は出力
バッファ、ＴＴ１はテスト専用ピン、２４はテスト回路
部であり、本発明は、これらの回路から構成されたＬＳ
Ｉ２５である。この回路構成におけるデコーダ２０、２
１の機能テーブルは、表１に示す通りである。
【００１０】
【表１】
【００１１】次に、本発明の回路動作について説明す
る。通常動作の場合は、テスト専用ピンＴＴ１を”０”
に設定することにより、ＡＮＤゲート１７の出力は”
０”となり、デコーダ２１のイネーブル端子Ｇ入力が”
０”となり、デコーダ２１の出力Ｙ１、Ｙ３は”０”と
なる。また、デコーダ２０のイネーブル端子Ｇ入力も”
０”となりデコーダ２０の出力Ｙ１、Ｙ３は”０”とな
る。
る。通常動作の場合は、テスト専用ピンＴＴ１を”０”
に設定することにより、ＡＮＤゲート１７の出力は”
０”となり、デコーダ２１のイネーブル端子Ｇ入力が”
０”となり、デコーダ２１の出力Ｙ１、Ｙ３は”０”と
なる。また、デコーダ２０のイネーブル端子Ｇ入力も”
０”となりデコーダ２０の出力Ｙ１、Ｙ３は”０”とな
る。
【００１２】これにより、インバータ１２、１３の出力
は、共に”１”となり機能モジュール７、９の出力状態
は各々の機能モジュール８、１０の入力状態となる。ま
た、インバータ１４の出力は”１”となり、ＡＮＤゲー
ト１１の出力は外部ピンＴ４に送出され通常時の使用状
態になる。
は、共に”１”となり機能モジュール７、９の出力状態
は各々の機能モジュール８、１０の入力状態となる。ま
た、インバータ１４の出力は”１”となり、ＡＮＤゲー
ト１１の出力は外部ピンＴ４に送出され通常時の使用状
態になる。
【００１３】次に、テスト動作の場合は、テスト専用ピ
ンＴＴ１を”１”に設定する。これにより、インバータ
ゲート１４の出力は”０”となり、ＡＮＤゲート１１の
出力は抑止され、また、ＡＮＤゲート１１の入力のう
ち、テスト専用ピンＴＴ１と接続されている入力は”
１”となり、ＡＮＤゲート１７の出力は、外部ピンＴ４
に設定される状態になる。また、テスト専用ピンＴＴ１
と接続されているデコーダ２０のイネーブル端子Ｇ入力
は”１”となり、デコーダのセレクタ入力Ａ、Ｂ、Ｃ、
すなわち入力端子Ｔ１、Ｔ２、Ｔ３で設定される値がデ
コーダ２０の出力となる。
ンＴＴ１を”１”に設定する。これにより、インバータ
ゲート１４の出力は”０”となり、ＡＮＤゲート１１の
出力は抑止され、また、ＡＮＤゲート１１の入力のう
ち、テスト専用ピンＴＴ１と接続されている入力は”
１”となり、ＡＮＤゲート１７の出力は、外部ピンＴ４
に設定される状態になる。また、テスト専用ピンＴＴ１
と接続されているデコーダ２０のイネーブル端子Ｇ入力
は”１”となり、デコーダのセレクタ入力Ａ、Ｂ、Ｃ、
すなわち入力端子Ｔ１、Ｔ２、Ｔ３で設定される値がデ
コーダ２０の出力となる。
【００１４】ここで、機能モジュール７を切り離し、機
能モジュール８の入力にテスト入力をセットする場合に
は、入出力ピンＴ１を”０”、入出力ピンＴ２を”
１”、入出力ピンＴ３を”１”にそれぞれ設定すること
により、デコーダ２０のＹ３の出力は”１”となる。こ
れによりインバータ１２の出力は”０”となり、機能モ
ジュール７が切り離される。
能モジュール８の入力にテスト入力をセットする場合に
は、入出力ピンＴ１を”０”、入出力ピンＴ２を”
１”、入出力ピンＴ３を”１”にそれぞれ設定すること
により、デコーダ２０のＹ３の出力は”１”となる。こ
れによりインバータ１２の出力は”０”となり、機能モ
ジュール７が切り離される。
【００１５】次に外部の入出力ピンＴ４に”１を設定す
るこよによりデコーダ２１の位ネーブル端子Ｇは”１”
となる」。また、セレクタ端子Ａ、Ｂ、Ｃがそれぞれ”
０１１”に設定されていることによりデコーダ２１のＹ
３出力は”１”となるので、機能モジュール８の入力
を”１”に設定できる。
るこよによりデコーダ２１の位ネーブル端子Ｇは”１”
となる」。また、セレクタ端子Ａ、Ｂ、Ｃがそれぞれ”
０１１”に設定されていることによりデコーダ２１のＹ
３出力は”１”となるので、機能モジュール８の入力
を”１”に設定できる。
【００１６】次に、機能モジュール８の入力を”０”に
設定したい場合には、外部の入出力ピンＴ１〜Ｔ３は同
じ状態にて、外部の入出力ピンＴ４を”０”に設定する
ことにより、デコーダ２１のイネーブル端子Ｇは”０”
となる。それによりデコーダ２１のＹ０〜Ｙ７出力は全
て”０”になり、機能モジュール８の入力は”０”に設
定できる。
設定したい場合には、外部の入出力ピンＴ１〜Ｔ３は同
じ状態にて、外部の入出力ピンＴ４を”０”に設定する
ことにより、デコーダ２１のイネーブル端子Ｇは”０”
となる。それによりデコーダ２１のＹ０〜Ｙ７出力は全
て”０”になり、機能モジュール８の入力は”０”に設
定できる。
【００１７】同じように、機能モジュール９を切り離
し、機能モジュール１０の入力にテスト入力をセットす
る場合には、入出力ピンＴ１を”０”、入出力ピンＴ２
を”０”、入出力ピンＴ３を”１”に設定することによ
り、デコーダ２０のＹ１出力は”１”となる。これによ
りインバータの出力は”０”となり、機能モジュール９
を切り離す。
し、機能モジュール１０の入力にテスト入力をセットす
る場合には、入出力ピンＴ１を”０”、入出力ピンＴ２
を”０”、入出力ピンＴ３を”１”に設定することによ
り、デコーダ２０のＹ１出力は”１”となる。これによ
りインバータの出力は”０”となり、機能モジュール９
を切り離す。
【００１８】次に入出力ピンＴ４を”１”に設定するこ
とによりデコーダ２１のイネーブル端子Ｇは”１”とな
る。また、セレクタ端子Ａ、Ｂ、Ｃが”００１”に設定
されていることによりデコーダ２１のＹ１出力は”１”
となるので、機能モジュール１０の入力を”１”に設定
できる。次に機能モジュール１０の入力を”０”に設定
したい場合には、外部の入出力ピンＴ１〜Ｔ３は同じ状
態にて外部の入出力ピンＴ４を”０”に設定することに
より、デコーダ２１のイネーブル端子Ｇは”０”とな
る。これによりデコーダ２１のＹ０〜Ｙ７出力は全て”
０”になり、機能モジュール１０の入力は”０”に設定
できる。
とによりデコーダ２１のイネーブル端子Ｇは”１”とな
る。また、セレクタ端子Ａ、Ｂ、Ｃが”００１”に設定
されていることによりデコーダ２１のＹ１出力は”１”
となるので、機能モジュール１０の入力を”１”に設定
できる。次に機能モジュール１０の入力を”０”に設定
したい場合には、外部の入出力ピンＴ１〜Ｔ３は同じ状
態にて外部の入出力ピンＴ４を”０”に設定することに
より、デコーダ２１のイネーブル端子Ｇは”０”とな
る。これによりデコーダ２１のＹ０〜Ｙ７出力は全て”
０”になり、機能モジュール１０の入力は”０”に設定
できる。
【００１９】以上説明したように、本発明により、他の
系路に支障無く、独立した回路の入力数Ｍに対して任意
の経路２M を分離テストすることが可能である。たとえ
ば、図１の実施例においては、Ｍ＝３であるから、２3
＝８系路のテストが可能となる。
系路に支障無く、独立した回路の入力数Ｍに対して任意
の経路２M を分離テストすることが可能である。たとえ
ば、図１の実施例においては、Ｍ＝３であるから、２3
＝８系路のテストが可能となる。
【００２０】
【発明の効果】ＬＳＩの集積度は微細加工技術などの進
歩により著しく増加する方向にあり、それに比較すると
入出力ピンの実装には限度がある。その限られた入出力
ピンから１ピン、テスト専用ピンとして使用することに
より、複数ブロックを分離することができ、その内部機
能の確認、出荷テストが従来より容易となり、開発製造
期間の短縮、信頼性の向上が図られる。特にカウンタ、
コントロールツリー回路等のシリアル多段接続のシステ
ムには、本発明が有効である。
歩により著しく増加する方向にあり、それに比較すると
入出力ピンの実装には限度がある。その限られた入出力
ピンから１ピン、テスト専用ピンとして使用することに
より、複数ブロックを分離することができ、その内部機
能の確認、出荷テストが従来より容易となり、開発製造
期間の短縮、信頼性の向上が図られる。特にカウンタ、
コントロールツリー回路等のシリアル多段接続のシステ
ムには、本発明が有効である。
【図１】本発明の実施例を示す回路図
【図２】本発明を適用する回路図
【図３】従来の回路図
２４ テスト用回路部 ２５ ＬＳＩ Ｔ１〜Ｔ４ 入出力ピン ＴＴ１ テスト専用ピン
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１１月２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
Claims (1)
- 【請求項１】 複数の系路を有する集積回路において、 １つのテスト専用端子と、通常時の使用状態において入
力を行なう入力端子と、通常時の使用状態において出力
を行なう出力端子とを各々有して、テスト時にはテスト
信号を生成する、前記集積回路内で独立した機能テスト
回路を具備したことを特徴とする、テスト用回路付集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6239121A JPH07167923A (ja) | 1994-10-03 | 1994-10-03 | テスト用回路付集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6239121A JPH07167923A (ja) | 1994-10-03 | 1994-10-03 | テスト用回路付集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58160270A Division JPS6053041A (ja) | 1983-09-02 | 1983-09-02 | テスト用回路付集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07167923A true JPH07167923A (ja) | 1995-07-04 |
Family
ID=17040108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6239121A Pending JPH07167923A (ja) | 1994-10-03 | 1994-10-03 | テスト用回路付集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07167923A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6370663B1 (en) | 1998-01-05 | 2002-04-09 | Nec Corporation | Semiconductor integrated circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5017739A (ja) * | 1973-05-11 | 1975-02-25 | ||
| JPS5255874A (en) * | 1975-10-31 | 1977-05-07 | Toshiba Corp | Integrated circuit |
-
1994
- 1994-10-03 JP JP6239121A patent/JPH07167923A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5017739A (ja) * | 1973-05-11 | 1975-02-25 | ||
| JPS5255874A (en) * | 1975-10-31 | 1977-05-07 | Toshiba Corp | Integrated circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6370663B1 (en) | 1998-01-05 | 2002-04-09 | Nec Corporation | Semiconductor integrated circuit |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970520 |