JPH03188514A - 計数回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】 本発明は、マイクロプロセッサ等の制御論理回路に用い
られ、複数の計数回路により構成される長語長のハード
ウェア計数回路に関するものである。 〔従来の技術〕 従来より、プロセス制御等の制御論理回路においては、
専用のハードウェアで構成されたイベントカウンタ、あ
るいはタイマ等が広く使用されている。これらのイベン
トカウンタやタイマ等の計数回路の語長としては、制御
論理回路での処理の容易さを考慮して、通常は制御論理
回路に用いられているマイクロプロセッサ等のＩＭ長に
一致させて設計されている。 しかしながら、１語長では制御論理回路の適用分野が広
がるに伴って、計時計数精度あるいは計時計数範囲が不
足することが多くなってきた。 −例として、プロセス装置の設置時期からの通算日数を
計数精度ミリ秒の単位で計数するハードウェア構成の計
数回路（タイマ）と、ｌｌｌｌｌ長上２ビツトイクロプ
ロセッサとから構成される装置論理回路について、以下
に説明する。 １日をミリ秒の単位で計算すると、８６，４０ｏ、ｏｏ
ｏミリ秒（６０Ｘ　６０　Ｘ　２４　Ｘ　１０００）で
ある。さらに、これを２進数で表わすと、 １０１００１０１０１００１０１１０１００００ｏｏｏ
ｏ。 となり、全体で２７ビツトである。１語長３２ビットの
マイクロプロセッサにおいて、経過時間を表わすための
通算ミリ秒の計数値に２７ビツトを使用すると、その他
の表示に割り当てられるのは、３２−２７＝５ビツトだ
けである。５ビツトでは、２°＝３２であるため、その
計数範囲は１日車位で通算した場合、すなわち１日１ビ
ツトで表示した場合には、僅か１月分しかないことにな
る。 そこで、３２ビツト１語長だけで計数するためには、計
数単位を例えばミリ秒から秒単位に変更して、計時精度
を下げる必要がある。 このように、装置設置時期からの通算日数を数年程度に
わたってミリ秒の精度で計時するためには、３２ビツト
１語長では不十分であって、十分な計時範囲を得るため
には複数語の計数回路が必要となる。 以上のように、マイクロプロセッサ等において、ハード
ウェア計数回路を備えることにより、必要な計数精度お
よび計数範囲を確保することができる。しかしながら、
計数値読み出し中にも、ハードウェア計数回路が制御論
理回路とは独立して計数を行っているため、読み出し中
の計数値の変化に対処することが必要となる。 第６図は、従来のハードウェア計数回路の第１の例を示
す構成図であって、計時範囲を確保するために、２個の
計数回路を縦続接続したハードウェア計数回路を備える
制御論理回路を示している。 第６図において、６１．６２はキャリ伝搬回路６３によ
り縦続接続された加算計数回路、６４は計数回路６１．
６２とともにデータバス６５に接続される汎用レジスタ
、６６は汎用レジスタ６４に格納されたデータの演算、
あるいは計数回路６１．６２から計数値の汎用レジスタ
６４への読み出し等の手順を制御する制御回路である。 計数回路６１．６２は、計数クロック６８に同期して時
刻を計数する。また、制御回路６６は、データの演算と
手順等を制御するために、マシンクロック６７に同期し
て動作する。 先ず、マシンクロック６７と計数クロック６８について
述べる。計数回路６１と６２の各計数値は、制御回路６
６の操作により汎用レジスタ６４に読み出されて、これ
が利用されるため、計数クロック６８の周波数ｆ、をマ
シンクロック６７の周波数ｆ、より高い周波数にしても
、周波数１１以上の精度は得られない、また、周波数ｆ
、と周波数ｆ、を等しいか、あるいは同程度に設定する
と、計数クロック６８の精度を生かすためには、制御回
路６６が頻繁に計数回路６１．６２の内容を読み出して
判断する必要に迫られる。その結果、制御回路６６は、
論理回路全体の制御回路として機能できなくなる可能性
もある。そのため、計数クロック６８の周波数ｆ、は、
マシンクロック６７の周波数ｆ、を、一般には、より１
桁以上低く設定する。 以下の説明では、計数回路の動作と制御回路の動作の理
解を容易にするため、計数クロック６８とマシンクロッ
ク６７とは同一の周波数で、位相が１８０″′異なるク
ロックとする。また、計数回路６１が下位、計数回路６
２が上位となるように縦続接続した加算計数回路にする
。 第７図は、第６図における動作タイムチャートである。 制御回路６６は、計数値読み出し命令があると、上位に
比べて計数頻度の高い下位の計数回路６１の値を先ず読
み出して、その値をデータバス６５を介して汎用レジス
タ６４に転送する０次に、下位に比べて計数頻度の低い
上位の計数回路６２の値を読み出し、この値をデータバ
ス６５を介して汎用レジスタ６４に転送する。汎用レジ
スタ６４に転送された計数値を基に、制御回路６６は計
数値と予め定めた初期値との比較等の処理を行う。 第７図に示すように、計数回路６１は時刻Ｋ。 でクロック６８を計数し、計数値Ｂ、でキャリを発生し
ている。読み出し時刻Ｔ、で、計数回路６１の計数値Ｂ
、が汎用レジスタ６４に転送される。 計数回路６１にキャリが発生しているので、時刻に、に
は計数クロック６８を計数して、キャリ伝搬回路６３を
介して計数回路６２にキャリが転送されることにより、
計数回路６２の計数値はＡ。 ＋１に歩進する。このため、計数回路６１の下位データ
Ｂ、は読み出し時刻Ｔ、に読み出させるが、続いて時刻
Ｔ１に読み出される計数回路６２の上位データは読み出
し時刻Ｔ、の値Ａ、と異なり、歩進した値Ａ、＋１を読
み出すことになる。 従って、計数回路６１と計数回路６２を制御する制御回
路６６は、計数値の読み出し期間中、下位の計数回路６
１かも上位の計数回路６２へのキャリ発生状態を計数値
の読み出し期間中監視して、キャリ発生があったときに
は、読み出し終了後に上位の計数値を減算して、補正を
行う。 従来、このような補正のための処理を不要にするため、
複数語からなる長語長のハードウェア計数回路も、提案
されている。 第８図は、従来のハードウェア計数回路の第２の例を示
す構成図であって、読み出し時の計数値の変化の補正を
必要としない２語構成の計数回路を備えた制御論理回路
の例を示している。 第８図において、第７図の構成と異なる点は、計数回路
８０．８２とデータバス８６の間に、それぞれバッファ
レジスタ８１．８３が挿入されていることである。制御
回路８７全体は、マシンクロック８８に同期して動作し
、また計数回路８０゜８２は計数クロック８９に同期し
て計数動作している。 計数回路８０と８２は、キャリ伝搬回路８４で縦続接続
された加算計数回路であり、計数回路８０は下位、計数
回路８２は上位の値を計数する。 読み出し用のバッファレジスタ８１と８３は、ともにデ
ータバス８６を介して制御回路８７と接続され、制御回
路８７は汎用レジスタ８５に格納されたデータの演算と
手順を制御する。 第９図は、第８図における動作タイムチャートである。 第８図において、読み出し中に起こり得る計数値変化の
補正をせずに、計数回路から計数値を読み出すため、計
数値フェッチ命令とバッファレジスタからのデータ読み
出し命令を必要とする。計数値フェッチ命令により、計
数回路８０と計数回路８２の計数値Ｂ０、計数値Ａ、が
バッファレジスタ８１と８３に同時にフェッチされる。 統いて、バッファレジスタ８１の読み出し命令により、
計数値Ｂ、はデータバス８６を介して汎用レジスタ８５
に転送される。さらに、バッファレジスタ８３の読み出
し命令により、計数値Ａ、がデータバス８６を介して汎
用レジスタ８５に転送される。 すなわち、第９１！Ｉに示すように、計数回路８０は、
時刻Ｔ、でクロック８９を計数して計数値Ｂ。 でキャリを発生している０時刻Ｔ、で、計数値フェッチ
命令により、計数回路８０と計数回路８２の計数値Ｂ、
と計数値Ａ、がバッファレジスタ８１と８３にフェッチ
される。計数回路８０にキャリが発生しているので、時
刻Ｔ、には、計数回路８２の計数値がＡ、＋１に歩進す
る。しかし、汎用レジスタ８５には、時刻Ｔ、でバッフ
ァレジスタ８工の読み出し命令で計数値Ｂ、が、時刻Ｔ
、でバッファレジスタ８３の読み出し命令で計数値Ａ。 が、それぞれ読み出される。 なお、この種の従来文献としては、例えば。 ＦＮＥＣマイクロプロセッサ／周辺データブックＪｌ　
１９８９　　ｐｐ、１１８〜１３９に記載されたプログ
ラムマブル・インタバル・タイマがある。 〔発明が解決しようとする課Ｉｌｌ 従来のハードウェア計数回路の第１の例（第６図）、つ
まり単に複数語の計数回路を縦続接続した長語長のハー
ドウェア計数回路では、制御回路がハードウェア計数回
路から計数値を読み出すだけでなく、計数値の読み出し
期間中、計数回路のキャリ発生状態を検出して、キャリ
発生があった場合には、読み出し終了後に上位の計数値
を減算し、補正する手続きをソフトウェアで行う必要が
あった。このように、計数値読み出し時における処理の
オーバーヘッドは、制御論理回路の効率を低下される要
因となっていた。 また、第８図に示す第２の例、つまりそれぞれの計数回
路にバッファレジスタを設けたハードウェア計数回路で
は、計数値の読み出し期間中に計数値の変化が起きても
、読み出し終了後に計数値の補正を必要としない、しか
しながら、計数回路と同数のバッファレジスタを必要と
するので、ハードウェア量が多くなるとともに、計数値
の読み出しにバッファレジスタからのデータ読み出し命
令の他に、計数値フェッチ命令を必要とするので、命令
数が多くなるという問題があった。 本発明の目的は、これら従来の課題を解決し、計数値を
外部に転送する期間中に計数が進んで計数値が変化して
も、計数値の補正が不要であり、かつハードウェア量と
命令数を従来より少なくすることが可能な計数回路を提
供することにある。 〔課題を解決するための手段〕 上記目的を達成するため、本発明の計数回路は、縦続接
続されたｍ個の計数回路と、最下位の計数回路を除く全
ての計数回路にそれぞれ接続されたｍ−１個のバッファ
レジスタと、最下位の計数回路の出力端子およびバッフ
ァレジスタの出力端子に接続された出力回路とを具備し
、最下位の計数回路の計数値の読み出し時には、計数回
路の計数値を出力すると同時に、最下位の計数回路を除
く全ての計数回路の計数値をｍ−１個の上記バッファレ
ジスタに転送し、出力回路は該最下位の計数回路および
ｍ−１個のバッファレジスタ毎に、転送された計数値を
読み出し要求元に出力するように構成したことに特徴が
ある。 〔作　　用Ｊ 本発明においては、高い計数精度あるいは広い計数範囲
を得るために複数語で構成した計数回路において、縦続
接続された複数語で構成される計数回路に、再開を除く
上位の計数回路にバッファレジスタを備え、最下位の計
数値の読み出し時に上位の計数値を同時にバッファレジ
スタに転送することにより、時々刻々と変化する計数回
路の計数値を補正せずに、正確な計数値を任意の時刻に
読み出すことができるようにしている。 〔実施例〕 以下、本発明の実施例を、図面により詳細に説明する。 第１図は、本発明の第１の実施例を示す計数回路の構成
図であって、２語構成のハードウェア計数回路を備えた
制御論理回路を示す。 第１図の制御論理回路は、下位の計数回路１０と上位の
計数回路１１と、上位の計数回路１１に接続されたバッ
ファレジスタ１２と、キャリ伝搬回路１３と、汎用レジ
スタ１４と、制御回路１６と、これらを共通に接続する
データバス１５がら構成されている。制御回路１６全体
は、マシンクロック１７に同期して動作し、また計数回
路１０゜１１は計数クロック１８に同期して計数を行う
。 計数回路ｌＯおよび１１は、キャリ伝搬回路１３で縦続
接続された加算計数回路であり、計数回路１０は下位を
計数し、計数回路１１は上位を計数する。読み出し用の
バッファレジスタ１２の入力端子は、計数回路１１の出
力端子に接続され、バッファレジスタ１２の出力端子は
データバス１５に接続される。汎用レジスタ１４、バッ
ファレジスタ１２は、いずれもデータバス１５を介して
制御回路１６に接続され、制御回路１６は汎用レジスタ
１４に格納されたデータの演算と手順を制御する。 第２図は、第１図の動作タイミングチャートである。 第１図において、制御回路１６から計数値の読み出し命
令があると、計数回路１０の計数値Ｂ。 がデータバス１５に、また計数回路１１の計数値Ａ、が
バッファレジスタ１２に、同時に読み出される。すなわ
ち、縦続接続された計数回路の中で、バッファレジスタ
を備えていない計数回路１０への読み出し命令は、バッ
ファレジスタ１２を備えた計数回路１１の計数値のバッ
ファレジスタ１２へのフェッチ命令を兼用している。統
いて、計数回路１１の計数値読み出し命令によって、計
数値Ａ、がデータバス１５を介して汎用レジスタ１４に
転送される。 第２図に示すように、計数回路ｌＯは時刻Ｋ。 でクロック１８を計数して、計数値Ｂ、でキャリを発生
している。読み出し時刻Ｔ、で計数回路１０の計数値Ｂ
、が汎用レジスタ１４に転送され、同時に計数回路１１
の計数値Ａ、がバッファレジスタ１２に転送される。計
数回路ｌＯにキャリが発生しているため、時刻に１には
計数クロック１８を計数して、キャリ伝搬回路１３を介
して計数回路１１にキャリを転送し、それにより計数回
路１１の計数値はＡ、＋１に歩進する。しかし、時刻Ｔ
。 で計数回路１１の計数値Ａ、はバッファレジスタ１２に
転送されているため、時刻Ｔ１にバッファレジスタ１２
を読み出せば、時刻Ｔ、の値Ａ、を読み出すことが可能
である。 このように二本実施例では、最下位の計数値読み出し時
には、上位の計数値全語を同時にバッファレジスタに転
送するので、時々刻々と変化する計数回路の計数値を補
正することなく、正確な計数値を任意の時刻に読み出す
ことができる。 第３図は、本発明の第２の実施例を示す計数回路の構成
図であって、制御回路の語長と一致していない２訓構成
のハードウェア計時回路を備えた制御論理回路を示して
いる。 ハードウェア計時回路の語長と制御回路の処理単位語長
とが必ずしも一致しない場合も多い。 第３図において、制御論理回路は、計時回路３０と計時
回路３１とバッファレジスタ３２とキャリ伝搬回路３３
と汎用レジスタ３４とデータバス３５と制御回路３６と
から構成される。制御回路３６全体は、マシンクロック
３７に同期して動作し、計時回路３０と計時回路３１は
計時クロック３８に同期して計時動作を行う。 汎用レジスタ３４とデータバス３５と制御回路３６は、
ＩＩＩ長３２ビットのマイクロプロセッサとし、制御論
理回路全体も３２ビツトの語長である。計時回路３０は
ミリ秒の単位で１日を通算する計時回路であり、また計
時回路３１は１日の単位で１０年を通算する計時回路で
ある。計時回路３０と計時回路３１とは、キャリ伝搬回
路３３で縦続接続された計時回路として動作する。 第４図は、第３図における計時回路のビット構成図であ
って、第４図（ａ）は計時回路３０の構成、第４図（ｂ
）は計時回路３１の構成を示している。 第４図に示すように、１日はミリ秒の単位で８６４００
０００ミリ秒（６０Ｘ　６０　Ｘ　２４　Ｘ　１０００
）であり、２進数では下記２７ビツトで表示される。 １０１００１０１０１００１０１１０１００００ｏｏｏ
ｏ。 ここでは、計時回路３０は３２ビツトのうち上位５ビツ
トは使用せず、常時０とする。 また、１０年は１日の単位で３６５０　日（３６５Ｘ　
１０）であり、２進数では下記１２ビツトで表示される
。 １１１００１００００１０ ここでは、計時回路３１は３２ビツトのうち、上位２０
ビツトは使用せずに、常時０とする。 第５図は、第３図におけるバッファレジスタと制御回路
のデータバスとの整合方法を示す図である。 ここでは、２７ビツトの計時回路３０および１２ビツト
のバッファレジスタ３２を、３２ビツトのデータバス３
５に整合させる方法を示している。 ２７ビツト（ビット５〜３１）の計時回路３０の出力端
子はデータバス３５の２７個のバス駆動回路３５−１の
入力端子に接続されている。また、１２ビツト（ビット
２０〜３１）のバッファレジスタ３２の入力端子は、１
２ビツトの計時回路３１の出力端子に接続される。そし
て、１２ビツトのバッファレジスタ３２の出力端子は、
データバス３５内部の１２個のバス駆動回路３５−１の
入力端子に接続される。 ３２ビツトのうちの使用されない上位ビットにはレジス
タを配置せず、論理値０に対応する電位回路（ＶＳＳ）
を入力端子に接続したバス駆動回路３５−１に配置する
。ここでは、論理値Ｏは、接地電位とする。 このようにして、制御回路３６の処理単位語長と一致し
ていない計時回路と制御回路との接続が行われる。 なお、汎用レジスタ３４、バッファレジスタ３２は、と
もにデータバス３５を介して制御回路３６と接続され、
制御回路３６は汎用レジスタ３４に格納されたデータの
演算および手順を制御する。 動作タイミングは、第１の実施例と同じであるため、説
明を省略する。 このように、本実施例の計数回路では、読み出し期間内
に計数動作が発生した場合、読み出し完了後にシステム
Ｍ弁用ソフトウェアで行っていた計数値の補正は不要と
なる。 なお、実施例では、２個の計数回路を縦続接続した場合
のみを説明したが、３個以上の計数回路を縦続接続する
場合も全く同じようにして、最下位を除く計数回路にバ
ッファレジスタを備えるとともに、最下位の計数値を読
み出す時には上位の計数値全語を同時にバッファレジス
タに転送し、次のタイミング以降で順次バッファレジス
タからデータバスを介して汎用レジスタに転送する。 〔発明の効果］ 以上説明したように、本発明によれば、高い計時計数精
度あるいは広い計時計数範囲を実現するため、縦続接続
された複数個の計数回路のうち、最下位を除く計数回路
にバッファレジスタを備えたハードウェア計数回路を構
成するので、最下位の計数値読み出し時には、上位の計
数値全語を同時にバッファレジスタに転送し、時々刻々
と変化する計数回路の計数値を補正せずに、正確な計数
値を任意の時刻に読み出すことが可能となり、高い効率
でプロセッサを利用することができる。

【図面の簡単な説明】 第１図は本発明の第１の実施例を示す計数回路の構成図
、第２図は第１図における動作タイムチャート、第３図
は本発明の第２の実施例を示す計数回路の構成図、第４
図は第３図における計時回路のビット構成図、第５図は
第３図における計時回路とバッファレジスタとデータバ
スとの整合方法を示す図、第６図は従来の計数回路の第
１例を示す構成図、第７図は第６図の動作タイムチャー
ト、第８図は従来の計数回路の第２例を示す構成図、第
９図は第８図における動作タイムチャートである。 １Ｏ１１１：計数回路、１２，３２　：バッファレジス
タ、１４，３４：汎用レジスタ、１６．３６：制御回路
、１５，３５：データバッファ、１３０゜３に計時回路
、１７．３７：マシンクロック、１８．３８：計数クロ
ック。 Ｖへ入Ｃ＋）　Ｑ　’／ゝ 一 第 ８ 図

Claims (1)

【特許請求の範囲】
1. （１）縦続接続されたｍ個の計数回路と、最下位の計数
   回路を除く全ての計数回路にそれぞれ接続されたｍ−１
   個のバッファレジスタと、該最下位の計数回路の出力端
   子および該バッファレジスタの出力端子に接続された出
   力回路とを具備し、該最下位の計数回路の計数値の読み
   出し時には、該計数回路の計数値を出力すると同時に、
   最下位の計数回路を除く全ての計数回路の計数値をｍ−
   １個の上記バッファレジスタに転送し、該出力回路は該
   最下位の計数回路およびｍ−１個のバッファレジスタ毎
   に、転送された計数値を読み出し要求元に出力するよう
   に構成したことを特徴とする計数回路。