JPH07335667A

JPH07335667A - 半導体装置の製造方法

Info

Publication number: JPH07335667A
Application number: JP12379194A
Authority: JP
Inventors: Hiroyuki Minami; 裕之巳浪
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-06-06
Filing date: 1994-06-06
Publication date: 1995-12-22

Abstract

(57)【要約】【目的】ゲート電極とソース、ドレイン電極とのアラ
イメントずれをなくする。【構成】ゲート、ソース、ドレイン電極形成のための
レジストパターンまたは無機質絶縁膜からなるパターン
を同時に形成し、ゲート電極とソース、ドレイン電極と
を自己整合的に形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、Ｔ型ゲート電極を有
する半導体装置の製造方法に関するものである。

【０００２】

【従来の技術】従来のＴ形ゲート電極を有する半導体装
置、例えば化合物半導体GaAsを用いたＭＥＳＦＥＴ（電
界効果トランジスタ）の構造およびその製造方法につい
て説明する。図３は、ゲート長LgのＴ型ゲート電極を有
するGaAsＭＥＳＦＥＴの断面図である。同図に示すよう
に、GaAsＭＥＳＦＥＴは、半絶縁性GaAs基板１上に活性
層ないしは動作層であるｎ−GaAs層２が形成され、この
ｎ−GaAs層２上にソース電極３およびドレイン電極４を
設け、その間のｎ−GaAs層２の表面の一部に形成された
リセス５上にＴ型ゲート電極６が設けられている。

【０００３】このGaAsＭＥＳＦＥＴは、Ｔ型ゲート電極
６に印加する電圧によりＴ型ゲート電極６下のｎ−GaAs
層２に空乏層が広がり、その層厚を変化させてドレイン
電極４からソース電極３に向かって流れる電流を制御す
るものである。Ｔ型ゲート電極６のゲート長Lgは微細な
ほどミリ波などの高周波領域において低雑音特性に優
れ、高効率、高出力化を達成できるため、０．２μｍ以
下のゲート長のものが必要になってきている。また、ソ
ース・ドレイン間隔（ドレイン・ゲート間隔Ldg＋ソー
ス・ゲート間隔Lsg ）も３μｍ以下にする必要がある。
さらに、ソース抵抗Rsを低減するため、ドレイン・ゲー
ト間隔Ldg よりソース・ゲート間隔Lsgを小さくしたオ
フセットゲート構造も必要とされている。

【０００４】図４は、図３で示したＴ型ゲート電極６を
有する従来のGaAsＭＥＳＦＥＴの製造方法を工程順に示
す断面図である。図４を参照しながら、従来の製造方法
を説明する。

【０００５】まず、図４（ａ）に示すように、半絶縁性
GaAa基板１上にエピタキシャル成長法などによって活性
層ないしは動作層であるｎ−GaAs層２を形成する。

【０００６】次に、図４（ｂ）に示すように、ｎGaAs層
２上にフォトレジストを塗布し光学露光法を用いてソー
ス電極およびドレイン電極を形成するためのレジストパ
ターン７を形成する。これと同時に次工程のためのアラ
イメントマークも形成しておく。

【０００７】次に、図４（ｃ）に示すように、レジスト
パターン７をマスクにAuGe／Ni／Auなどを蒸着し、リフ
トオフ法により、ソース電極３、ドレイン電極４を形成
し、さらにGaAs層２へのオーミックコンタクトを形成す
るためアロイ法で合金反応を起こさせる。

【０００８】次に、図４（ｄ）に示すように、下層に比
較的感度の低い電子ビーム用レジスト８を、その上に比
較的感度の高い電子ビーム用レジスト９を、それぞれ塗
布し２層レジスト構造を形成する。

【０００９】次に、図４（ｅ）に示すように、前工程で
形成したアライメントマークにより位置合わせを行い、
電子ビーム露光法を用いて、ソース・ゲート間隔Lsg が
１μｍ、ドレイン・ゲート間隔Ldg が１μｍ、下部パタ
ーン寸法が０．２μｍのＴ型ゲート電極用レジストパタ
ーンを形成する。

【００１０】次に、図４（ｆ）に示すように、レジスト
８をマスクにしてｎ−GaAs層２の露出部をエッチングし
てリセス５を形成する。

【００１１】最後に、ゲート電極金属であるPt／Auなど
を全面に蒸着した後、リフトオフ法により、図４（ｇ）
に示すように、ゲート長Lgが０．２μｍのＴ型ゲート電
極６を有するGaAsＭＥＳＦＥＴを形成する。

【００１２】

【発明が解決しようとする課題】従来の半導体装置の製
造方法では、ゲート電極を形成するさいに、上述の如く
ソース、ドレイン電極形成のためのレジストパターン形
成時に同時に形成したアライメントマークを用いるた
め、ソース、ドレイン電極形成時のアロイ処理によって
発生するメタルのエッジラフネス（がたつき）によりア
ライメントずれが生じる。このアライメントずれは約
０．１５μｍ発生するので、ソースゲート間隔Lsg 、ド
レイン・ゲート間隔Ldg を設計どおりに形成することが
できない。このため、半導体装置の製造歩留を著しく低
下させるという問題があった。

【００１３】さらに、半導体装置の高性能化を図る手段
として、ソース抵抗Rsを小さくするためにソース・ゲー
ト間隔Lsg をドレイン・ゲート間隔Ldg よりも小さくす
ることが知られているが、従来の製造方法では上述のよ
うにアライメントずれが発生するため、ソース・ゲート
間隔Lsg を０．４μｍ以下にするとレジストの膜厚変化
が大きくＴ型ゲート電極のパターンを設計どおりに形成
することが困難であるという問題もあった。

【００１４】本発明は、上記のような問題点を解決する
ためになされたもので、ソース、ドレイン、ゲートの各
電極パターンを同時に形成することにより、アライメン
トずれを発生させずに高精度、高歩留が達成できる半導
体装置の製造方法を得ることを目的とする。

【００１５】

【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、ゲート、ソース、ドレイン電極形成のた
めの第１のレジストパターンを活性層上に同時に形成す
る工程、第１のレジストパターン上にソース、ドレイン
電極に対応する第２のレジストパターンを形成する工
程、ソース、ドレイン電極用金属を蒸着しリフトオフ法
によりソース、ドレイン電極を形成する工程、第１のレ
ジストパターン上にＴ型ゲート電極上部形状に対応する
第３のレジストパターンを形成する工程、ゲート電極用
金属を蒸着しリフトオフ法によりＴ型ゲート電極を形成
する工程を含む。

【００１６】また、本発明に係る半導体装置の製造方法
は、第１のレジストとして、リフトオフ法に用いる溶媒
に不溶であり、かつ、第２および第３のレジストとミキ
シングを起こさないレジストを用いるものである。

【００１７】また、本発明に係る半導体装置の製造方法
は、ゲート、ソース、ドレイン電極形成のための無機質
絶縁膜からなる第１のパターンを活性層上に同時に形成
する工程、第１のパターン上にソース、ドレイン電極に
対応する第２のレジストパターンを形成する工程、ソー
ス、ドレイン電極用金属を蒸着しリフトオフ法によりソ
ース、ドレイン電極を形成する工程、第１のパターン上
にＴ型ゲート電極の上部形状に対応する第３のレジスト
パターンを形成する工程、ゲート電極用金属を蒸着しリ
フトオフ法によりＴ型ゲート電極を形成する工程を含
む。

【００１８】また、本発明に係る半導体装置の製造方法
は、第２および第３のレジストパターンの形成に画像反
転型のレジストを用いるものである。

【００１９】

【作用】本発明に係る半導体装置の製造方法において
は、ゲート、ソース、ドレイン電極形成のためのレジス
トパターンを同時に形成し、自己整合的に上記各電極を
形成するので、ゲート電極とソース、ドレイン電極との
アライメントずれをなくすることができる。

【００２０】また、第１のレジストは、リフトオフに用
いる溶媒に不溶であり、かつ、第２および第３のレジス
トとミキシングを起こさないので、ゲート電極とソー
ス、ドレイン電極を高精度に形成することができる。

【００２１】また、ゲート、ソース、ドレイン電極形成
のための第１のパターンを無機質絶縁膜で形成するの
で、第１のパターンが第２および第３のレジストパター
ンのレジストとミキシングを起こす余地は全くなく、ゲ
ート電極とソース、ドレイン電極を高精度に形成するこ
とができる。

【００２２】また、Ｔ型ゲート電極の上部形状に対応す
るレジストとして画像反転レジストを用いるので、オー
バーハング形状の形成が容易になる。

【００２３】

【実施例】

実施例１．本発明の第１の実施例を図１を参照しながら
説明する。図１は、本発明の半導体装置の製造方法を工
程順に示す断面図である。

【００２４】まず、図１（ａ）に示すように、半絶縁性
GaAs基板１上に、エピタキシャル成長法を用いて活性層
２を形成する。この上に、後のリフトオフ工程でアセト
ンなどの溶媒に溶解せず、かつ、後工程で用いる画像反
転レジストとミキシングしない第１のレジスト10、例え
ば電子ビーム、遠紫外線（DeepＵＶ）、Ｘ線などに感度
を有するポジレジストＰＭＧＩ（ポリジメチルグルタル
イミド）を厚さ０．２μｍ塗布する。その後、例えば電
子ビーム20でゲート、ソース、ドレイン電極のパターン
を露光する。なお、第１のレジスト10はポジレジストに
限られるものではなく、後工程で用いる画像反転レジス
トとミキシングを起こさないものであればネガ型レジス
トを用いてもよい。

【００２５】次に、図１（ｂ）に示すように、有機アル
カリ現像を行ない、ゲート、ソース、ドレイン電極形成
のための第１のレジストパターン10を形成する。

【００２６】次に、図１（ｃ）に示すように、オーバハ
ング形状が得られる画像反転レジスト（例えばヘキスト
社製ＡＺ５２１４）を上面に１μｍ塗布し、光学露光、
例えばｉ線（３６５ｎｍ）ステッパによる露光を行なっ
て、ソース、ドレイン電極に対応した第２のレジストパ
ターン11を形成する。

【００２７】次に、図１（ｄ）に示すように、ソース、
ドレイン電極用オーミック金属、例えばAuGe／Ni／Auを
蒸着し、アセトンなどの有機溶媒によりリフトオフし、
ソース電極３およびドレイン電極４を形成する。なお、
第１のレジストパターン10は溶解されずにそのまま残
る。

【００２８】次に、図１（ｅ）に示すように、再度、画
像反転レジストを１μｍ塗布し、光学露光を行なってＴ
型ゲート電極の上部パターンに対応した第３のレジスト
パターン12を形成する。

【００２９】次に、図１（ｆ）に示すように、酒石酸、
リン酸系のエッチング液で活性層２の露出部をエッチン
グして、リセス５を形成する。

【００３０】最後に、図１（ｇ）に示すように、ゲート
電極用金属として、例えばWSi を蒸着した後リフトオフ
法でゲート電極６を形成し、その後Ｏ₂プラズマアッシ
ングで第１のレジストパターン10を除去し、図１（ｇ）
に示す構造の半導体装置を得る。

【００３１】実施例２．実施例１の方法は、まずソー
ス、ドレイン電極を形成し、その後ゲート電極を形成す
るものであるが、順序を逆にして、先にゲート電極を形
成し、その後ソース、ドレイン電極を形成するようにし
ても同様の半導体装置を得ることができる。

【００３２】実施例３．図２は、本発明の第３の実施例
を工程順に示す断面図である。まず、図２（ａ）に示す
ように、ＣＶＤ（化学気相堆積法）を用いて、活性層２
上に無機質絶縁膜13、例えばSiO 、SiO₂またはSiN など
を０．２μｍ形成し、その上にドライエッチング耐性に
優れたレジスト14、例えばノボラック系のＥＢ露光用ポ
ジ型レジストを０．５μｍ形成し、電子ビーム20を用い
て、ゲート、ソース、ドレイン電極に対応するパターン
を露光する。

【００３３】次に、図２（ｂ）に示すように、有機アル
カリ現像を行ない、レジスト14にゲート、ソース、ドレ
イン電極に対応したパターンを形成する。

【００３４】次に、図２（ｃ）に示すように、レジスト
14のパターンをマスクにして絶縁膜13を反応性イオンエ
ッチング法でエッチングし、ゲート、ソース、ドレイン
電極を形成するための無機質絶縁膜からなる第１のパタ
ーン15を形成する。

【００３５】その後は、実施例１に係る図１（ｃ）以下
に示した各工程と同様の処理を行なうことにより、自己
整合的にＴ型ゲート電極を形成することができる。な
お、無機質絶縁膜からなる第１のパターン15は、そのま
ま残してもよいが、寄生容量の増大が問題になるような
場合には、最終工程でフッ酸により除去する。

【００３６】実施例４．以上説明した実施例３．は、ま
ずソース、ドレイン電極を形成し、その後ゲート電極を
形成するものであるが、順序を逆にして、先にゲート電
極を形成し、その後ソース、ドレイン電極を形成するよ
うにしても同様の半導体装置を得ることができる。

【００３７】

【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。

【００３８】ゲート、ソース、ドレイン電極形成のため
の第１のレジストパターンを同時に形成し、自己整合的
に上記各電極を形成するので、ゲート電極とソース、ド
レイン電極とのアライメントずれが生じる余地がなく高
精度で上記各電極を形成することができる。

【００３９】また、第１のレジストパターン形成に用い
るレジストは、後工程のリフトオフに用いる溶媒に不溶
であり、かつ、第２および第３のレジストパターン形成
に用いるレジストとミキシングを起こさないので、ゲー
ト電極とソース、ドレイン電極をより高精度に形成する
ことができる。

【００４０】さらに、ゲート、ソース、ドレイン電極形
成のための第１のパターンを無機質絶縁膜で形成するの
で、第１のパターンが第２および第３のレジストパター
ンのレジストとミキシングを起こす余地は全くなく、ゲ
ート電極とソース、ドレイン電極を自己整合的に、か
つ、より高精度に形成することができる。

【００４１】また、Ｔ型ゲート電極の上部形状に対応す
る第３のレジストパターンのレジストとして画像反転レ
ジストを用いるので、オーバーハング形状の形成が容易
であり、Ｔ型ゲート電極の形状を高精度に形成すること
ができる。

【図面の簡単な説明】

【図１】本発明の一実施例を工程順に示す断面図であ
る。

【図２】本発明の他の実施例を工程順に示す断面図で
ある。

【図３】Ｔ型ゲート電極を有する半導体装置の断面図
である。

【図４】従来のＴ型ゲート電極を有する半導体装置の
製造方法を工程順に示す断面図である。

【符号の説明】

１半導体基板２活性層３ソース電極４ドレイン電極６ゲート電極 10 第１のレジスト 11 第２のレジスト 12 第３のレジスト 13 無機質絶縁膜 15 第１のパターン

Claims

【特許請求の範囲】

【請求項１】ゲート、ソース、ドレイン電極形成のた
めの第１のレジストパターンを半導体活性層上に同時に
形成する工程、前記第１のレジストパターン上にソー
ス、ドレイン電極に対応する第２のレジストパターンを
形成する工程、ソース、ドレイン電極用金属を蒸着しリ
フトオフ法によりソース、ドレイン電極を形成する工
程、前記第１のレジストパターン上にＴ型ゲート電極上
部形状に対応する第３のレジストパターンを形成する工
程、ゲート電極用金属を蒸着しリフトオフ法によりＴ型
ゲート電極を形成する工程を含む半導体装置の製造方
法。
【請求項２】第１のレジストは、リフトオフに用いる
溶媒に不溶であり、かつ、第２および第３のレジストと
ミキシングを起こさないレジストであることを特徴とす
る請求項１記載の半導体装置の製造方法。
【請求項３】ゲート、ソース、ドレイン電極形成のた
めの無機質絶縁膜からなる第１のパターンを半導体活性
層上に同時に形成する工程、前記無機質絶縁膜からなる
第１のパターン上にソース、ドレイン電極に対応する第
２のレジストパターンを形成する工程、ソース、ドレイ
ン電極用金属を蒸着しリフトオフ法によりソース、ドレ
イン電極を形成する工程、前記無機質絶縁膜からなる第
１のパターン上にＴ型ゲート電極の上部形状に対応する
第３のレジストパターンを形成する工程、ゲート電極用
金属を蒸着しリフトオフ法によりＴ型ゲート電極を形成
する工程を含む半導体装置の製造方法。
【請求項４】第２および第３のレジストパターンの形
成に画像反転型のレジストを用いることを特徴とする請
求項１ないし請求項３のいずれかに記載の半導体装置の
製造方法。