JPH0766285A - Ｓｏｉ基板の製造方法 - Google Patents
Ｓｏｉ基板の製造方法Info
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- JPH0766285A JPH0766285A JP23240893A JP23240893A JPH0766285A JP H0766285 A JPH0766285 A JP H0766285A JP 23240893 A JP23240893 A JP 23240893A JP 23240893 A JP23240893 A JP 23240893A JP H0766285 A JPH0766285 A JP H0766285A
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Abstract
(57)【要約】
【目的】 各素子領域の厚さを一定にすることができる
ＳＯＩ基板の製造方法を提供すること。 【構成】 第１のＳｉ基板１に複数の素子領域Ｓ１、Ｓ
２を形成してＳｉＯ2 層３から成る絶縁層を被着し、さ
らに第２のＳｉ基板２を貼り合わせた後に第１のＳｉ基
板１を研磨して素子領域Ｓ１、Ｓ２を露出させるＳＯＩ
基板の製造方法において、先ず、最も厚さの薄い素子領
域Ｓ１の露出面にＳｉＯ2 層３の表面が一致するように
エッチングを行い素子領域Ｓ２をＳｉＯ2 層３の表面か
ら突出させ、素子領域Ｓ１、Ｓ２と研磨速度が等しい材
質の積み上げ層５を表面に形成した後に再研磨して各素
子領域Ｓ１、Ｓ２の厚さを一定にするものである。
ＳＯＩ基板の製造方法を提供すること。 【構成】 第１のＳｉ基板１に複数の素子領域Ｓ１、Ｓ
２を形成してＳｉＯ2 層３から成る絶縁層を被着し、さ
らに第２のＳｉ基板２を貼り合わせた後に第１のＳｉ基
板１を研磨して素子領域Ｓ１、Ｓ２を露出させるＳＯＩ
基板の製造方法において、先ず、最も厚さの薄い素子領
域Ｓ１の露出面にＳｉＯ2 層３の表面が一致するように
エッチングを行い素子領域Ｓ２をＳｉＯ2 層３の表面か
ら突出させ、素子領域Ｓ１、Ｓ２と研磨速度が等しい材
質の積み上げ層５を表面に形成した後に再研磨して各素
子領域Ｓ１、Ｓ２の厚さを一定にするものである。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁層の上にシリコン
から成るに複数の素子領域を形成するＳＯＩ基板の製造
方法に関するものである。
から成るに複数の素子領域を形成するＳＯＩ基板の製造
方法に関するものである。
【０００２】
【従来の技術】ＳＯＩ（Silicon on insulator）基板
は、絶縁層上にシリコン単結晶薄膜が形成されたもので
あり、そのシリコン単結晶薄膜上にＣＭＯＳトランジス
タ等を製造することで動作速度が速くかつソフトエラー
やラッチアップ現象に強い半導体素子を得るものであ
る。
は、絶縁層上にシリコン単結晶薄膜が形成されたもので
あり、そのシリコン単結晶薄膜上にＣＭＯＳトランジス
タ等を製造することで動作速度が速くかつソフトエラー
やラッチアップ現象に強い半導体素子を得るものであ
る。
【０００３】このようなＳＯＩ基板の製造方法を図３〜
図４の断面図に基づいて工程順に説明する。なお、以下
の説明においてシリコンはＳｉとする。先ず、図３
（ａ）に示すように第１のＳｉ基板１を用意した後、図
３（ｂ）に示すように素子領域Ｓ１、Ｓ２をフォトリソ
グラフィー法などを用いて形成する。これにより素子領
域Ｓ１、Ｓ２は、第１のＳｉ基板１の表面に凸状に形成
されることになる。
図４の断面図に基づいて工程順に説明する。なお、以下
の説明においてシリコンはＳｉとする。先ず、図３
（ａ）に示すように第１のＳｉ基板１を用意した後、図
３（ｂ）に示すように素子領域Ｓ１、Ｓ２をフォトリソ
グラフィー法などを用いて形成する。これにより素子領
域Ｓ１、Ｓ２は、第１のＳｉ基板１の表面に凸状に形成
されることになる。
【０００４】さらに、素子領域Ｓ１、Ｓ２が形成された
第１のＳｉ基板１の表面にＳｉＯ2層３から成る絶縁層
を例えば５００ｎｍ〜１１００ｎｍ程度被着する。Ｓｉ
Ｏ2 層３は第１のＳｉ基板１よりも硬度が高いものであ
り、後の工程において第１のＳｉ基板１を研磨する際の
ストッパーとなる。
第１のＳｉ基板１の表面にＳｉＯ2層３から成る絶縁層
を例えば５００ｎｍ〜１１００ｎｍ程度被着する。Ｓｉ
Ｏ2 層３は第１のＳｉ基板１よりも硬度が高いものであ
り、後の工程において第１のＳｉ基板１を研磨する際の
ストッパーとなる。
【０００５】また、ＳｉＯ2 層３の上には５μｍ程度の
多結晶Ｓｉ層４を形成しておき後の工程で第２のＳｉ基
板２を貼り合わせやすくする。なお、多結晶Ｓｉ層４の
表面には素子領域Ｓ１、Ｓ２による段差が例えば１５０
ｎｍ〜２００ｎｍ程度残っている。
多結晶Ｓｉ層４を形成しておき後の工程で第２のＳｉ基
板２を貼り合わせやすくする。なお、多結晶Ｓｉ層４の
表面には素子領域Ｓ１、Ｓ２による段差が例えば１５０
ｎｍ〜２００ｎｍ程度残っている。
【０００６】次に、図３（ｃ）に示すように、形成した
多結晶Ｓｉ層４の表面を２〜３μｍ程度研磨して多結晶
Ｓｉ層４の表面の平坦化を図る。そして、図３（ｄ）に
示すように、平坦化された多結晶Ｓｉ層４に第２のＳｉ
基板２を貼り合わせ、図４（ａ）に示すように、第１の
Ｓｉ基板１と第２のＳｉ基板２との上下を逆さまにして
外周部分の面取りを行う。この面取りは、第２のＳｉ基
板２の貼り合わせが不十分となりやすい端部を削り取る
ためのものである。
多結晶Ｓｉ層４の表面を２〜３μｍ程度研磨して多結晶
Ｓｉ層４の表面の平坦化を図る。そして、図３（ｄ）に
示すように、平坦化された多結晶Ｓｉ層４に第２のＳｉ
基板２を貼り合わせ、図４（ａ）に示すように、第１の
Ｓｉ基板１と第２のＳｉ基板２との上下を逆さまにして
外周部分の面取りを行う。この面取りは、第２のＳｉ基
板２の貼り合わせが不十分となりやすい端部を削り取る
ためのものである。
【０００７】次いで、図４（ｂ）に示すように、第１の
Ｓｉ基板１の表面を研削して、ＳｉＯ2 層３の上面から
上に第１のＳｉ基板１が５〜７μｍ程度残るようにす
る。この状態で図４（ｃ）に示すように、第１のＳｉ基
板１をケミカル研磨し、ＳｉＯ2 層３の表面をストッパ
ーとして素子領域Ｓ１、Ｓ２が露出するようにする。こ
れにより、第１のＳｉ基板１に形成した凸状の各素子領
域Ｓ１、Ｓ２は露出面以外をＳｉＯ2 層３にて覆われた
状態となり、各素子領域Ｓ１、Ｓ２がそれぞれ分離され
たＳＯＩ基板となる。
Ｓｉ基板１の表面を研削して、ＳｉＯ2 層３の上面から
上に第１のＳｉ基板１が５〜７μｍ程度残るようにす
る。この状態で図４（ｃ）に示すように、第１のＳｉ基
板１をケミカル研磨し、ＳｉＯ2 層３の表面をストッパ
ーとして素子領域Ｓ１、Ｓ２が露出するようにする。こ
れにより、第１のＳｉ基板１に形成した凸状の各素子領
域Ｓ１、Ｓ２は露出面以外をＳｉＯ2 層３にて覆われた
状態となり、各素子領域Ｓ１、Ｓ２がそれぞれ分離され
たＳＯＩ基板となる。
【０００８】
【発明が解決しようとする課題】しかしながらこのよう
なＳＯＩ基板の製造方法には次のような問題があり、こ
の問題点を図５に基づいて説明する。図５は、従来のＳ
ＯＩ基板の製造方法における要部断面図であり、図５
（ａ）の貼り合わせ後の状態から図５（ｂ）の研磨の途
中、さらに図５（ｃ）の研磨後の状態までを示してい
る。すなわち、図５（ａ）に示すように、第２のＳｉ基
板２を貼り合わせた状態において第１のＳｉ基板１には
基板自体の厚さの最大最小差（total thickness variat
ion:TTV ）であるいわゆる厚さのばらつきｔが存在す
る。
なＳＯＩ基板の製造方法には次のような問題があり、こ
の問題点を図５に基づいて説明する。図５は、従来のＳ
ＯＩ基板の製造方法における要部断面図であり、図５
（ａ）の貼り合わせ後の状態から図５（ｂ）の研磨の途
中、さらに図５（ｃ）の研磨後の状態までを示してい
る。すなわち、図５（ａ）に示すように、第２のＳｉ基
板２を貼り合わせた状態において第１のＳｉ基板１には
基板自体の厚さの最大最小差（total thickness variat
ion:TTV ）であるいわゆる厚さのばらつきｔが存在す
る。
【０００９】このため、図５（ｂ）に示すように、第１
のＳｉ基板１を研磨する途中において例えば素子領域Ｓ
１が露出しているにもかかわらず、素子領域Ｓ２はいま
だに露出していないというように研磨におけるばらつき
が生じることになる。図５（ｃ）に示すように、研磨が
終了した状態においてもこのばらつきが残ることにな
り、素子領域Ｓ１と素子領域Ｓ２との厚さに差が生じて
しまう。なお、研磨速度は第１のＳｉ基板１の面積が大
きい場合には速いが、ＳｉＯ2層３が露出するようにな
って第１のＳｉ基板１の面積が狭くなると遅くなるため
に、研磨後の素子領域Ｓ１と素子領域Ｓ２との厚さの差
は、第１のＳｉ基板１の厚さのばらつきｔよりも小さい
ものとなっている。
のＳｉ基板１を研磨する途中において例えば素子領域Ｓ
１が露出しているにもかかわらず、素子領域Ｓ２はいま
だに露出していないというように研磨におけるばらつき
が生じることになる。図５（ｃ）に示すように、研磨が
終了した状態においてもこのばらつきが残ることにな
り、素子領域Ｓ１と素子領域Ｓ２との厚さに差が生じて
しまう。なお、研磨速度は第１のＳｉ基板１の面積が大
きい場合には速いが、ＳｉＯ2層３が露出するようにな
って第１のＳｉ基板１の面積が狭くなると遅くなるため
に、研磨後の素子領域Ｓ１と素子領域Ｓ２との厚さの差
は、第１のＳｉ基板１の厚さのばらつきｔよりも小さい
ものとなっている。
【００１０】しかし、このように素子領域Ｓ１と素子領
域Ｓ２との厚さに差が生じることになると、ここに製造
するＣＭＯＳトランジスタ等の半導体素子の電気的特性
にもばらつきが生じることになり、安定した製品を提供
する上での問題となる。よって、本発明は各素子領域の
厚さを一定にすることができるＳＯＩ基板の製造方法を
提供することを目的とする。
域Ｓ２との厚さに差が生じることになると、ここに製造
するＣＭＯＳトランジスタ等の半導体素子の電気的特性
にもばらつきが生じることになり、安定した製品を提供
する上での問題となる。よって、本発明は各素子領域の
厚さを一定にすることができるＳＯＩ基板の製造方法を
提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は、このような課
題を解決するために成されたＳＯＩ基板の製造方法であ
る。すなわち、Ｓｉ基板に複数の素子領域を形成してＳ
ｉ基板よりも硬い絶縁層を被着し、さらに合わせ用基板
を貼り合わせた後にＳｉ基板を研磨してこれらの素子領
域を露出させるＳＯＩ基板の製造方法において、先ず、
露出した素子領域のうち最も厚さの薄い一の素子領域の
露出面に絶縁層の表面が一致するよう絶縁層をエッチン
グして一の素子領域よりも厚さの厚い他の素子領域を絶
縁層の表面から突出させ、次いで、素子領域と研磨速度
が等しい材質から成る積み上げ層を素子領域および絶縁
層の表面に形成した後、この積み上げ層を研磨すること
で他の素子領域の突出部分を除去して一の素子領域と他
の素子領域との厚さを合わせるようにするものである。
題を解決するために成されたＳＯＩ基板の製造方法であ
る。すなわち、Ｓｉ基板に複数の素子領域を形成してＳ
ｉ基板よりも硬い絶縁層を被着し、さらに合わせ用基板
を貼り合わせた後にＳｉ基板を研磨してこれらの素子領
域を露出させるＳＯＩ基板の製造方法において、先ず、
露出した素子領域のうち最も厚さの薄い一の素子領域の
露出面に絶縁層の表面が一致するよう絶縁層をエッチン
グして一の素子領域よりも厚さの厚い他の素子領域を絶
縁層の表面から突出させ、次いで、素子領域と研磨速度
が等しい材質から成る積み上げ層を素子領域および絶縁
層の表面に形成した後、この積み上げ層を研磨すること
で他の素子領域の突出部分を除去して一の素子領域と他
の素子領域との厚さを合わせるようにするものである。
【００１２】
【作用】素子領域のうち最も厚さの薄い一の素子領域の
露出面に絶縁層の表面を合わせることで、一の素子領域
よりも厚さの厚い他の素子領域が絶縁層の表面から突出
することになる。この突出部分を削除するため、削りし
ろとして素子領域と研磨速度が等しい材質から成る積み
上げ層を素子領域および絶縁層の表面に形成する。この
積み上げ層を研磨することにより積み上げ層が平坦とな
り、さらに研磨することで他の素子領域の突出部分も研
磨されることになる。平坦になった状態でこの研磨を一
の素子領域が露出するまで行うようにすれば一の素子領
域と他の素子領域との厚さが等しくなる。
露出面に絶縁層の表面を合わせることで、一の素子領域
よりも厚さの厚い他の素子領域が絶縁層の表面から突出
することになる。この突出部分を削除するため、削りし
ろとして素子領域と研磨速度が等しい材質から成る積み
上げ層を素子領域および絶縁層の表面に形成する。この
積み上げ層を研磨することにより積み上げ層が平坦とな
り、さらに研磨することで他の素子領域の突出部分も研
磨されることになる。平坦になった状態でこの研磨を一
の素子領域が露出するまで行うようにすれば一の素子領
域と他の素子領域との厚さが等しくなる。
【００１３】
【実施例】以下に、本発明のＳＯＩ基板の製造方法の実
施例を図に基づいて説明する。図１〜図２は、本発明の
ＳＯＩ基板の製造方法を工程順に説明する要部断面図で
ある。なお、本発明のうち図３〜図４に示した従来のＳ
ＯＩ基板の各製造工程は共通であるため、図４（ｃ）に
示す選択研磨以降の工程から説明を行う。
施例を図に基づいて説明する。図１〜図２は、本発明の
ＳＯＩ基板の製造方法を工程順に説明する要部断面図で
ある。なお、本発明のうち図３〜図４に示した従来のＳ
ＯＩ基板の各製造工程は共通であるため、図４（ｃ）に
示す選択研磨以降の工程から説明を行う。
【００１４】先ず、図１（ａ）に示すように選択研磨後
は素子領域Ｓ１と素子領域Ｓ２との厚さに差が生じた状
態となっている。すなわち、第２のＳｉ基板２の上に多
結晶Ｓｉ層４およびＳｉＯ2 層３を介して第１のＳｉ基
板１に形成された素子領域Ｓ１、Ｓ２が設けられてお
り、各素子領域Ｓ１、Ｓ２の厚さがそれぞれ異なった状
態となっている。
は素子領域Ｓ１と素子領域Ｓ２との厚さに差が生じた状
態となっている。すなわち、第２のＳｉ基板２の上に多
結晶Ｓｉ層４およびＳｉＯ2 層３を介して第１のＳｉ基
板１に形成された素子領域Ｓ１、Ｓ２が設けられてお
り、各素子領域Ｓ１、Ｓ２の厚さがそれぞれ異なった状
態となっている。
【００１５】この状態で、次の図１（ｂ）に示すように
ＳｉＯ2 層３をエッチングして素子領域Ｓ１の露出面に
ＳｉＯ2 層３の表面を一致させる。つまり、各素子領域
Ｓ１、Ｓ２のうちの最も厚さの薄いもの（ここでは素子
領域Ｓ１とする）の露出面とＳｉＯ2 層３の表面とを一
致させるために、ＳｉＯ2層３を例えばフッ化水素酸
（ＨＦ）を用いてエッチングする。これにより、素子領
域Ｓ１の露出面とＳｉＯ2 層３の表面とが一致するとと
もに、素子領域Ｓ１よりも厚さの厚い素子領域Ｓ２がＳ
ｉＯ2 層３の表面からその厚さの分だけ突出することに
なる。
ＳｉＯ2 層３をエッチングして素子領域Ｓ１の露出面に
ＳｉＯ2 層３の表面を一致させる。つまり、各素子領域
Ｓ１、Ｓ２のうちの最も厚さの薄いもの（ここでは素子
領域Ｓ１とする）の露出面とＳｉＯ2 層３の表面とを一
致させるために、ＳｉＯ2層３を例えばフッ化水素酸
（ＨＦ）を用いてエッチングする。これにより、素子領
域Ｓ１の露出面とＳｉＯ2 層３の表面とが一致するとと
もに、素子領域Ｓ１よりも厚さの厚い素子領域Ｓ２がＳ
ｉＯ2 層３の表面からその厚さの分だけ突出することに
なる。
【００１６】この素子領域Ｓ２の突出部分を研磨すれば
素子領域Ｓ１と素子領域Ｓ２との厚さを等しくすること
ができるが、このような非常に薄い突出部分のみを研磨
しようとすると他の部分も研磨されてしまうことがある
ため、図１（ｃ）に示すように各素子領域Ｓ１、Ｓ２お
よびＳｉＯ2 層３の表面に各素子領域Ｓ１、Ｓ２と研磨
速度が等しい積み上げ層５を形成する。
素子領域Ｓ１と素子領域Ｓ２との厚さを等しくすること
ができるが、このような非常に薄い突出部分のみを研磨
しようとすると他の部分も研磨されてしまうことがある
ため、図１（ｃ）に示すように各素子領域Ｓ１、Ｓ２お
よびＳｉＯ2 層３の表面に各素子領域Ｓ１、Ｓ２と研磨
速度が等しい積み上げ層５を形成する。
【００１７】すなわち、突出部分のみを研磨するため、
この部分（素子領域Ｓ２）の研磨速度と等しい例えば多
結晶Ｓｉから成る積み上げ層５を突出部分の高さに応じ
た量だけ形成して削りしろを設ける。これにより、積み
上げ層５にできた段差Ｔは積み上げ層５を研磨する間に
除去されることになり、積み上げ層５の表面を平坦にす
ることができる。例えば、段差Ｔが５０ｎｍである場合
にはこの段差Ｔを除去するために１２００ｎｍ以上の厚
さの積み上げ層５が必要である。なお、この段差Ｔを除
去するために必要な積み上げ層５の最低高さは研磨条件
により異なるものである。
この部分（素子領域Ｓ２）の研磨速度と等しい例えば多
結晶Ｓｉから成る積み上げ層５を突出部分の高さに応じ
た量だけ形成して削りしろを設ける。これにより、積み
上げ層５にできた段差Ｔは積み上げ層５を研磨する間に
除去されることになり、積み上げ層５の表面を平坦にす
ることができる。例えば、段差Ｔが５０ｎｍである場合
にはこの段差Ｔを除去するために１２００ｎｍ以上の厚
さの積み上げ層５が必要である。なお、この段差Ｔを除
去するために必要な積み上げ層５の最低高さは研磨条件
により異なるものである。
【００１８】図２（ａ）は再研磨により積み上げ層５を
除去している途中を示したものである。このように、再
研磨の途中で積み上げ層５の段差Ｔは除去されて表面が
平坦となりさらに研磨を続ける。
除去している途中を示したものである。このように、再
研磨の途中で積み上げ層５の段差Ｔは除去されて表面が
平坦となりさらに研磨を続ける。
【００１９】そして、図２（ｂ）に示すように、素子領
域Ｓ１、Ｓ２が露出した段階で再研磨を終了する。すな
わち、図２（ａ）に示す再研磨の途中で積み上げ層５の
表面が平坦となっており、さらに素子領域Ｓ２の研磨速
度と積み上げ層５の研磨速度とが等しいため、そのまま
研磨を続けることで平坦な面が維持されたまま研磨が進
むことになる。このため、素子領域Ｓ１が露出した段階
で研磨を終了すれば、素子領域Ｓ１と素子領域Ｓ２との
厚さが等しいＳＯＩ基板が製造できることになる。
域Ｓ１、Ｓ２が露出した段階で再研磨を終了する。すな
わち、図２（ａ）に示す再研磨の途中で積み上げ層５の
表面が平坦となっており、さらに素子領域Ｓ２の研磨速
度と積み上げ層５の研磨速度とが等しいため、そのまま
研磨を続けることで平坦な面が維持されたまま研磨が進
むことになる。このため、素子領域Ｓ１が露出した段階
で研磨を終了すれば、素子領域Ｓ１と素子領域Ｓ２との
厚さが等しいＳＯＩ基板が製造できることになる。
【００２０】なお、より面粗さ精度の高い素子領域Ｓ
１、Ｓ２の露出面を得たい場合には、再研磨としてメカ
ノケミカル研磨を行うようにすればよい。また、第１の
Ｓｉ基板１や第２のＳｉ基板２としてはチップ状のもの
でもウエハ状のものでもどちらを用いても本発明は同様
である。さらに、本実施例では第１のＳｉ基板１に対す
る貼り合わせ用基板として第２のＳｉ基板２を、絶縁層
としてＳｉＯ2 層３を、また貼り合わせ用基板を貼り合
わせるために多結晶Ｓｉ層４を例として説明したが本発
明はこれらに限定されることはない。
１、Ｓ２の露出面を得たい場合には、再研磨としてメカ
ノケミカル研磨を行うようにすればよい。また、第１の
Ｓｉ基板１や第２のＳｉ基板２としてはチップ状のもの
でもウエハ状のものでもどちらを用いても本発明は同様
である。さらに、本実施例では第１のＳｉ基板１に対す
る貼り合わせ用基板として第２のＳｉ基板２を、絶縁層
としてＳｉＯ2 層３を、また貼り合わせ用基板を貼り合
わせるために多結晶Ｓｉ層４を例として説明したが本発
明はこれらに限定されることはない。
【００２１】
【発明の効果】以上説明したように、本発明のＳＯＩ基
板の製造方法によれば次のような効果がある。すなわ
ち、複数の素子領域を形成するためのシリコン基板に厚
さのばらつきが存在しても、最終的なＳＯＩ基板におけ
る各素子領域の厚さを一定にすることが可能となる。こ
れにより、各素子領域に製造するＣＭＯＳトランジスタ
等の半導体素子の電気的特性を均一にすることができる
ため、安定した半導体製品を提供することが可能とな
る。
板の製造方法によれば次のような効果がある。すなわ
ち、複数の素子領域を形成するためのシリコン基板に厚
さのばらつきが存在しても、最終的なＳＯＩ基板におけ
る各素子領域の厚さを一定にすることが可能となる。こ
れにより、各素子領域に製造するＣＭＯＳトランジスタ
等の半導体素子の電気的特性を均一にすることができる
ため、安定した半導体製品を提供することが可能とな
る。
【図１】本発明のＳＯＩ基板の製造方法を工程順に説明
する要部断面図（その１）で、（ａ）は選択研磨後、
（ｂ）はＳｉＯ2 層のエッチング、（ｃ）は積み上げ層
の形成を示すものである。
する要部断面図（その１）で、（ａ）は選択研磨後、
（ｂ）はＳｉＯ2 層のエッチング、（ｃ）は積み上げ層
の形成を示すものである。
【図２】本発明のＳＯＩ基板の製造方法を工程順に説明
する要部断面図（その２）で、（ａ）は再研磨の途中、
（ｂ）は再研磨後を示すものである。
する要部断面図（その２）で、（ａ）は再研磨の途中、
（ｂ）は再研磨後を示すものである。
【図３】従来例を工程順に説明する断面図（その１）
で、（ａ）は第１のＳｉ基板の用意、（ｂ）は素子領域
の形成、（ｃ）は平坦化、（ｄ）は第２のＳｉ基板の貼
り合わせを示すものである。
で、（ａ）は第１のＳｉ基板の用意、（ｂ）は素子領域
の形成、（ｃ）は平坦化、（ｄ）は第２のＳｉ基板の貼
り合わせを示すものである。
【図４】従来例を工程順に説明する断面図（その２）
で、（ａ）は面取り、（ｂ）は表面研削、（ｃ）は選択
研磨を示すものである。
で、（ａ）は面取り、（ｂ）は表面研削、（ｃ）は選択
研磨を示すものである。
【図５】従来例を説明する要部断面図で、（ａ）は貼り
合わせ後、（ｂ）は研磨の途中、（ｃ）は研磨後を示す
ものである。
合わせ後、（ｂ）は研磨の途中、（ｃ）は研磨後を示す
ものである。
１ 第１のＳｉ基板 ２ 第２のＳｉ基
板 ３ ＳｉＯ2 層 ４ 多結晶Ｓｉ層 ５ 積み上げ層 Ｓ１、Ｓ２ 素子
領域
板 ３ ＳｉＯ2 層 ４ 多結晶Ｓｉ層 ５ 積み上げ層 Ｓ１、Ｓ２ 素子
領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１０月７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】次いで、図４（ｂ）に示すように、第１の
Ｓｉ基板１の表面を研削して、ＳｉＯ２層３の上面から
上に第１のＳｉ基板１が５〜７μｍ程度残るようにす
る。この状態で図４（ｃ）に示すように、第１のＳｉ基
板１をケミカル研磨し、ＳｉＯ２層３の表面をストッパ
ーとして素子領域Ｓ１、Ｓ２が形成されるようにする。
これにより、第１のＳｉ基板１に形成した凸状の各素子
領域Ｓ１、Ｓ２は露出面以外をＳｉＯ２層３にて覆われ
た状態となり、各素子領域Ｓ１、Ｓ２がそれぞれ分離さ
れたＳＯＩ基板となる。
Ｓｉ基板１の表面を研削して、ＳｉＯ２層３の上面から
上に第１のＳｉ基板１が５〜７μｍ程度残るようにす
る。この状態で図４（ｃ）に示すように、第１のＳｉ基
板１をケミカル研磨し、ＳｉＯ２層３の表面をストッパ
ーとして素子領域Ｓ１、Ｓ２が形成されるようにする。
これにより、第１のＳｉ基板１に形成した凸状の各素子
領域Ｓ１、Ｓ２は露出面以外をＳｉＯ２層３にて覆われ
た状態となり、各素子領域Ｓ１、Ｓ２がそれぞれ分離さ
れたＳＯＩ基板となる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】
【発明が解決しようとする課題】しかしながらこのよう
なＳＯＩ基板の製造方法には次のような問題があり、こ
の問題点を図５に基づいて説明する。図５は、従来のＳ
ＯＩ基板の製造方法における要部断面図であり、図５
（ａ）の表面研削後の状態から図５（ｂ）の研磨の途
中、さらに図５（ｃ）の研磨後の状態までを示してい
る。すなわち、図５（ａ）に示すように、第２のＳｉ基
板２を貼り合わせた状態において第２のＳｉ基板２には
基板自体の厚さの最大最小差（ｔｏｔａｌ ｔｈｉｃｋ
ｎｅｓｓ ｖａｒｉａｔｉｏｎ：ＴＴＶ）であるいわゆ
る厚さのばらつきと表面研削精度のばらつきｔが第１の
Ｓｉ基板１に存在する。
なＳＯＩ基板の製造方法には次のような問題があり、こ
の問題点を図５に基づいて説明する。図５は、従来のＳ
ＯＩ基板の製造方法における要部断面図であり、図５
（ａ）の表面研削後の状態から図５（ｂ）の研磨の途
中、さらに図５（ｃ）の研磨後の状態までを示してい
る。すなわち、図５（ａ）に示すように、第２のＳｉ基
板２を貼り合わせた状態において第２のＳｉ基板２には
基板自体の厚さの最大最小差（ｔｏｔａｌ ｔｈｉｃｋ
ｎｅｓｓ ｖａｒｉａｔｉｏｎ：ＴＴＶ）であるいわゆ
る厚さのばらつきと表面研削精度のばらつきｔが第１の
Ｓｉ基板１に存在する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】従来例を説明する要部断面図で、（ａ）は表面
研削後、（ｂ）は研磨の途中、（ｃ）は研磨後を示すも
のである。
研削後、（ｂ）は研磨の途中、（ｃ）は研磨後を示すも
のである。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
Claims (1)
- 【請求項１】 シリコン基板に複数の素子領域を形成し
て該シリコン基板よりも硬い絶縁層を被着し、さらに合
わせ用基板を貼り合わせた後に該シリコン基板を研磨し
て該素子領域を露出させるＳＯＩ基板の製造方法におい
て、 前記素子領域を露出させた後、該素子領域のうち最も厚
さの薄い一の素子領域の露出面に前記絶縁層の表面が一
致するよう該絶縁層をエッチングして該一の素子領域よ
りも厚さの厚い他の素子領域を該絶縁層の表面から突出
させ、 次いで、前記素子領域と研磨速度が等しい材質から成る
積み上げ層を該素子領域および前記絶縁層の表面に形成
し、 前記積み上げ層を研磨することで前記他の素子領域の突
出部分を除去して前記一の素子領域と該他の素子領域と
の厚さを合わせるようにすることを特徴とするＳＯＩ基
板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23240893A JPH0766285A (ja) | 1993-08-24 | 1993-08-24 | Ｓｏｉ基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23240893A JPH0766285A (ja) | 1993-08-24 | 1993-08-24 | Ｓｏｉ基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0766285A true JPH0766285A (ja) | 1995-03-10 |
Family
ID=16938784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23240893A Pending JPH0766285A (ja) | 1993-08-24 | 1993-08-24 | Ｓｏｉ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766285A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102222614A (zh) * | 2011-06-23 | 2011-10-19 | 上海宏力半导体制造有限公司 | 功率金属氧化物场效应管的形成方法 |
-
1993
- 1993-08-24 JP JP23240893A patent/JPH0766285A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102222614A (zh) * | 2011-06-23 | 2011-10-19 | 上海宏力半导体制造有限公司 | 功率金属氧化物场效应管的形成方法 |
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