JPH0794728A - 縦型ｍｏｓトランジスタ - Google Patents
縦型ｍｏｓトランジスタInfo
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- JPH0794728A JPH0794728A JP5234864A JP23486493A JPH0794728A JP H0794728 A JPH0794728 A JP H0794728A JP 5234864 A JP5234864 A JP 5234864A JP 23486493 A JP23486493 A JP 23486493A JP H0794728 A JPH0794728 A JP H0794728A
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- island
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
- H10D62/156—Drain regions of DMOS transistors
- H10D62/159—Shapes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
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- H10D62/151—Source or drain regions of field-effect devices of IGFETs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 縦型ＭＯＳトランジスタにおいて、アバラン
シェ耐圧を保ちつつ、製造を容易にすること。 【構成】 一導電型第１ドレイン層１２中に島状他導電
型第１層１３を形成し、島状他導電型第１層１３中に一
導電型ソース層１５を形成し、一導電型第１ドレイン層
１２の島状他導電型第１層１３と反対側に一導電型第１
ドレイン層１２より高不純物濃度の一導電型第２ドレイ
ン層１１を形成した縦型ＭＯＳトランジスタにおいて、
一導電型第１ドレイン層１２中に形成され、島状他導電
型第１層１３とほぼ等しい厚さで、島状他導電型第１層
１３に接続されている島状他導電型第２層１４と、島状
他導電型第２層１４に対向する位置に形成された一導電
型第２ドレイン層１１の凸部１１ａを具備すること。
シェ耐圧を保ちつつ、製造を容易にすること。 【構成】 一導電型第１ドレイン層１２中に島状他導電
型第１層１３を形成し、島状他導電型第１層１３中に一
導電型ソース層１５を形成し、一導電型第１ドレイン層
１２の島状他導電型第１層１３と反対側に一導電型第１
ドレイン層１２より高不純物濃度の一導電型第２ドレイ
ン層１１を形成した縦型ＭＯＳトランジスタにおいて、
一導電型第１ドレイン層１２中に形成され、島状他導電
型第１層１３とほぼ等しい厚さで、島状他導電型第１層
１３に接続されている島状他導電型第２層１４と、島状
他導電型第２層１４に対向する位置に形成された一導電
型第２ドレイン層１１の凸部１１ａを具備すること。
Description
【０００１】
【産業上の利用分野】本発明は、縦型ＭＯＳトランジス
タに関し、特に、寄生バイポーラトランジスタの動作に
より破壊に至るアバランシェ破壊の耐量を向上しつつ、
製造が容易な縦型ＭＯＳトランジスタに関するものであ
る。
タに関し、特に、寄生バイポーラトランジスタの動作に
より破壊に至るアバランシェ破壊の耐量を向上しつつ、
製造が容易な縦型ＭＯＳトランジスタに関するものであ
る。
【０００２】
【従来の技術】従来から縦型ＭＯＳトランジスタにおい
て、アバランシェ破壊耐量を向上させるための工夫がな
されている。特開平２−１１２２８５号公報は、この工
夫の例を開示している。図３は、この従来例の断面構造
を示す。図３において、Ｎ+ 型ドレイン層４１の図示上
面に凸部４１ａ、４１ｂ、４１ｃが形成されている。Ｎ
- 型ドレイン層４２は、このＮ+ 型ドレイン層４１の図
示上側に形成されている。セル領域のボディとなる島状
Ｐ型層４３、４４、４５は前記Ｎ- 型ドレイン層４２中
に形成されている。なお、島状Ｐ型層４３、４４、４５
の位置は、前記凸部４１ａ、４１ｂ、４１ｃの位置に対
向している。また、島状Ｐ型層４３、４４、４５の中央
部分には、不純物濃度が高いＰ+ 領域４３ａ、４４ａ、
４５ａが形成されている。リング状Ｎ型ソース層４６は
前記島状Ｐ型層４３中に形成され、リング状Ｎ型ソース
層４７は前記島状Ｐ型層４４中に形成され、リング状Ｎ
型ソース層４８は前記島状Ｐ型層４５中に形成されてい
る。ソース電極配線５１は、前記島状Ｐ型層４３、４
４、４５のＰ+ 領域４３ａ、４４ａ、４５ａ及びＮ型ソ
ース層４６、４７、４８に接続されている。また、ゲー
ト電極５２は絶縁体層６１を介してＮ型ソース層４６、
４７、４８とＮ- 型ドレイン層４２との間の島状Ｐ型層
４３、４４、４５上に配設されている。なお、ゲート電
極５２の各部分は一体に形成されている。また、絶縁体
層６１は、前記ゲート電極５２と他の部分との間の絶縁
をしている。
て、アバランシェ破壊耐量を向上させるための工夫がな
されている。特開平２−１１２２８５号公報は、この工
夫の例を開示している。図３は、この従来例の断面構造
を示す。図３において、Ｎ+ 型ドレイン層４１の図示上
面に凸部４１ａ、４１ｂ、４１ｃが形成されている。Ｎ
- 型ドレイン層４２は、このＮ+ 型ドレイン層４１の図
示上側に形成されている。セル領域のボディとなる島状
Ｐ型層４３、４４、４５は前記Ｎ- 型ドレイン層４２中
に形成されている。なお、島状Ｐ型層４３、４４、４５
の位置は、前記凸部４１ａ、４１ｂ、４１ｃの位置に対
向している。また、島状Ｐ型層４３、４４、４５の中央
部分には、不純物濃度が高いＰ+ 領域４３ａ、４４ａ、
４５ａが形成されている。リング状Ｎ型ソース層４６は
前記島状Ｐ型層４３中に形成され、リング状Ｎ型ソース
層４７は前記島状Ｐ型層４４中に形成され、リング状Ｎ
型ソース層４８は前記島状Ｐ型層４５中に形成されてい
る。ソース電極配線５１は、前記島状Ｐ型層４３、４
４、４５のＰ+ 領域４３ａ、４４ａ、４５ａ及びＮ型ソ
ース層４６、４７、４８に接続されている。また、ゲー
ト電極５２は絶縁体層６１を介してＮ型ソース層４６、
４７、４８とＮ- 型ドレイン層４２との間の島状Ｐ型層
４３、４４、４５上に配設されている。なお、ゲート電
極５２の各部分は一体に形成されている。また、絶縁体
層６１は、前記ゲート電極５２と他の部分との間の絶縁
をしている。
【０００３】以上の構成によって、ソース電極配線５１
とＮ+ 型ドレイン層４１との間に、Ｎ+ 型ドレイン層４
１がソース電極配線５１より高い電位になるように電圧
が印加されると、島状Ｐ型層４３、４４、４５（Ｐ+ 型
領域４３ａ、４４ａ、４５ａを含む）とＮ- 型ドレイン
層４２との間のＰＮ接合が逆バイアスされるので、この
ＰＮ接合による空乏層が図示下方向に延びて、凸部４１
ａ、４１ｂ、４１ｃに接触するようになる。このとき、
前記ＰＮ接合は降伏する。このため、島状Ｐ型層４３、
４４、４５の底面（図示下面）のほぼ中央部で接合降伏
が生ずることになるので、寄生ＮＰＮトランジスタ（こ
の寄生ＮＰＮトランジスタは、エミッタがＮ型ソース層
４６、４７、４８、ベースが島状Ｐ型層４３、４４、４
５、コレクタがＮ- ドレイン層４２である。）のエミッ
タ・ベース間の電圧（この電圧はＰ+ 層４３ａ、４４
ａ、４５ａ中の抵抗による電圧降下である。）がこの寄
生ＮＰＮトランジスタをオンにするほどの大きさになら
ないため、この寄生ＮＰＮトランジスタがオンにならな
い。したがって、前記寄生ＮＰＮトランジスタのオンに
よる大電流が流れないので、前記寄生ＮＰＮトランジス
タによる縦型ＭＯＳトランジスタの破壊を防ぐことがで
きる。
とＮ+ 型ドレイン層４１との間に、Ｎ+ 型ドレイン層４
１がソース電極配線５１より高い電位になるように電圧
が印加されると、島状Ｐ型層４３、４４、４５（Ｐ+ 型
領域４３ａ、４４ａ、４５ａを含む）とＮ- 型ドレイン
層４２との間のＰＮ接合が逆バイアスされるので、この
ＰＮ接合による空乏層が図示下方向に延びて、凸部４１
ａ、４１ｂ、４１ｃに接触するようになる。このとき、
前記ＰＮ接合は降伏する。このため、島状Ｐ型層４３、
４４、４５の底面（図示下面）のほぼ中央部で接合降伏
が生ずることになるので、寄生ＮＰＮトランジスタ（こ
の寄生ＮＰＮトランジスタは、エミッタがＮ型ソース層
４６、４７、４８、ベースが島状Ｐ型層４３、４４、４
５、コレクタがＮ- ドレイン層４２である。）のエミッ
タ・ベース間の電圧（この電圧はＰ+ 層４３ａ、４４
ａ、４５ａ中の抵抗による電圧降下である。）がこの寄
生ＮＰＮトランジスタをオンにするほどの大きさになら
ないため、この寄生ＮＰＮトランジスタがオンにならな
い。したがって、前記寄生ＮＰＮトランジスタのオンに
よる大電流が流れないので、前記寄生ＮＰＮトランジス
タによる縦型ＭＯＳトランジスタの破壊を防ぐことがで
きる。
【０００４】
【発明が解決しようとする課題】しかしながら、上述の
従来例において、図４に示すように、例えば島状Ｐ型層
４３と凸部４１ａとの相対位置がずれると、島状Ｐ型層
４３の湾曲した面部分４３ｂで接合降伏することになる
ので、島状Ｐ型層４３の接合降伏した面部分４３ｂとソ
ース電極配線５１に接続されている面（図示上面）４３
ｃとの間の抵抗成分（前記相対位置のずれによって長く
なっている。）による電圧降下によって、前記寄生ＮＰ
Ｎトランジスタがオンするので、大電流が流れて縦型Ｍ
ＯＳトランジスタが破壊されてしまうという問題があっ
た。なお、この寄生ＮＰＮトランジスタのオンを防ぐた
めには、図４の距離Ｌ3 を大きくすることが考えられ
る。このようにすると、凸部４１ａの位置ずれの程度が
ある範囲内であれば、前記接合降伏が島状Ｐ型層４３の
図示底面内にて生ずるからである。しかし、縦型ＭＯＳ
トランジスタは数千〜数万セルを有するため、距離Ｌ3
を大きくすることは、縦型ＭＯＳトランジスタ領域を著
しく大きくするので適切でないとともに、縦型ＭＯＳト
ランジスタのオン抵抗を増加させるという問題があっ
た。このため、この従来例の縦型ＭＯＳトランジスタ
は、島状Ｐ型層４３等と凸部４１ａ等との相互位置の製
造誤差を小さくする必要があるので、高精度のマスクア
ライメント技術が必要となるため、製造が容易ではなか
った。したがって、本発明の目的は、上述の従来例の欠
点をなくし、接合降伏したときにも破壊されないように
しつつ、ある程度のマスクアライメントの誤差が許容さ
れ、製造が容易な縦型ＭＯＳトランジスタを提供するこ
とである。
従来例において、図４に示すように、例えば島状Ｐ型層
４３と凸部４１ａとの相対位置がずれると、島状Ｐ型層
４３の湾曲した面部分４３ｂで接合降伏することになる
ので、島状Ｐ型層４３の接合降伏した面部分４３ｂとソ
ース電極配線５１に接続されている面（図示上面）４３
ｃとの間の抵抗成分（前記相対位置のずれによって長く
なっている。）による電圧降下によって、前記寄生ＮＰ
Ｎトランジスタがオンするので、大電流が流れて縦型Ｍ
ＯＳトランジスタが破壊されてしまうという問題があっ
た。なお、この寄生ＮＰＮトランジスタのオンを防ぐた
めには、図４の距離Ｌ3 を大きくすることが考えられ
る。このようにすると、凸部４１ａの位置ずれの程度が
ある範囲内であれば、前記接合降伏が島状Ｐ型層４３の
図示底面内にて生ずるからである。しかし、縦型ＭＯＳ
トランジスタは数千〜数万セルを有するため、距離Ｌ3
を大きくすることは、縦型ＭＯＳトランジスタ領域を著
しく大きくするので適切でないとともに、縦型ＭＯＳト
ランジスタのオン抵抗を増加させるという問題があっ
た。このため、この従来例の縦型ＭＯＳトランジスタ
は、島状Ｐ型層４３等と凸部４１ａ等との相互位置の製
造誤差を小さくする必要があるので、高精度のマスクア
ライメント技術が必要となるため、製造が容易ではなか
った。したがって、本発明の目的は、上述の従来例の欠
点をなくし、接合降伏したときにも破壊されないように
しつつ、ある程度のマスクアライメントの誤差が許容さ
れ、製造が容易な縦型ＭＯＳトランジスタを提供するこ
とである。
【０００５】
【課題を解決するための手段】上記課題を解決するた
め、本発明の構成は、一導電型第１ドレイン層中に島状
他導電型第１層を形成し、この島状他導電型第１層中に
一導電型ソース層を形成し、前記一導電型第１ドレイン
層の前記島状他導電型第１層と反対側に前記一導電型第
１ドレイン層より高不純物濃度の一導電型第２ドレイン
層を形成した縦型ＭＯＳトランジスタにおいて、前記一
導電型第１ドレイン層中に形成され、前記島状他導電型
第１層とほぼ等しい厚さで、前記島状他導電型第１層に
接続されている島状他導電型第２層と、前記島状他導電
型第２層に対向する位置に形成された前記一導電型第２
ドレイン層の凸部を具備することである。
め、本発明の構成は、一導電型第１ドレイン層中に島状
他導電型第１層を形成し、この島状他導電型第１層中に
一導電型ソース層を形成し、前記一導電型第１ドレイン
層の前記島状他導電型第１層と反対側に前記一導電型第
１ドレイン層より高不純物濃度の一導電型第２ドレイン
層を形成した縦型ＭＯＳトランジスタにおいて、前記一
導電型第１ドレイン層中に形成され、前記島状他導電型
第１層とほぼ等しい厚さで、前記島状他導電型第１層に
接続されている島状他導電型第２層と、前記島状他導電
型第２層に対向する位置に形成された前記一導電型第２
ドレイン層の凸部を具備することである。
【０００６】
【作用】上記構成によって、島状他導電型第１層と厚さ
がほぼ等しい島状他導電型第２層が、島状他導電型第１
層とほぼ同電位に保たれるので、縦型ＭＯＳトランジス
タのソース・ドレイン間の電圧を上昇させたときに、島
状他導電型第２層と一導電型第２ドレイン層の凸部との
間で接合降伏が発生し、島状他導電型第１層と一導電型
第２ドレイン層との間で接合降伏が生じない。また、島
状他導電型第２層中には一導電型ソース層が形成されて
いない。このため、島状他導電型第２層をベースとする
寄生ＮＰＮトランジスタが生じないので、従来例のよう
な寄生ＮＰＮトランジスタのオンによる縦型ＭＯＳトラ
ンジスタの破壊がありえない。更に、島状他導電型第２
層の底面（図示下面）と一導電型第２ドレイン層の凸部
との間で接合降伏が発生し、接合降伏点が島状他導電型
第２層の底面であればその中央部分でなくてもよいの
で、島状他導電型第２層と一導電型第２ドレイン層の凸
部との間である程度マスクアライメント誤差が許容され
る。
がほぼ等しい島状他導電型第２層が、島状他導電型第１
層とほぼ同電位に保たれるので、縦型ＭＯＳトランジス
タのソース・ドレイン間の電圧を上昇させたときに、島
状他導電型第２層と一導電型第２ドレイン層の凸部との
間で接合降伏が発生し、島状他導電型第１層と一導電型
第２ドレイン層との間で接合降伏が生じない。また、島
状他導電型第２層中には一導電型ソース層が形成されて
いない。このため、島状他導電型第２層をベースとする
寄生ＮＰＮトランジスタが生じないので、従来例のよう
な寄生ＮＰＮトランジスタのオンによる縦型ＭＯＳトラ
ンジスタの破壊がありえない。更に、島状他導電型第２
層の底面（図示下面）と一導電型第２ドレイン層の凸部
との間で接合降伏が発生し、接合降伏点が島状他導電型
第２層の底面であればその中央部分でなくてもよいの
で、島状他導電型第２層と一導電型第２ドレイン層の凸
部との間である程度マスクアライメント誤差が許容され
る。
【０００７】
【実施例】次に、本発明の一実施例を図１及び図２を参
照して説明する。図１は本実施例の断面構造を示す。図
１において、縦型パワーＭＯＳトランジスタの第２ドレ
イン層となるＮ+ 型ドレイン層（Ｎ+ 型基板）１１の図
示上面に凸部１１ａが形成されている。更に、第１ドレ
イン層としてＮ- 型ドレイン層１２が、このＮ+ 型ドレ
イン層１１の図示上側に形成されている。Ｎ- 型ドレイ
ン層１２の形成前にＮ+ 型ドレイン層１１よりＮ型不純
物濃度が高い高不純物濃度領域をＮ+ 型ドレイン層１１
の表面近傍の所定個所に形成し、Ｎ- 型ドレイン層１２
形成時にこの高不純物濃度領域からＮ型不純物をＮ- 型
ドレイン層１２中に拡散させることによって、前記凸部
１１ａが形成される。更に、Ｎ+ 型ドレイン層１１の図
示上面を選択的にエッチングすることによっても、凸部
１１ａが形成される。セル領域のボディとなる島状Ｐ型
第１層１３は前記Ｎ- 型ドレイン層１２中に形成されて
いる。なお、島状Ｐ型第１層１３と同様のものが多数形
成されているが、ここでは島状Ｐ型第１層１３のみを示
す。更に、フィールドプレートとなる島状Ｐ型第２層１
４が、島状Ｐ型第１層１３の周囲のＮ- 型ドレイン層１
２中に前記凸部１１ａに対向するように形成されてい
る。なお、島状Ｐ型第１層１３と島状Ｐ型第２層１４は
同時にＮ- 型ドレイン層１２中に拡散形成されているの
で、島状Ｐ型第１層１３の厚さＬ1 と島状Ｐ型第２層１
４の厚さＬ2 はほぼ等しい。また、島状Ｐ型層１３、１
４の中央部分には、不純物濃度が高いＰ+ 領域１３ａ、
１４ａが形成されている。リング状Ｎ型ソース層１５は
前記島状Ｐ型第１層１３中に形成されている。ソース電
極配線２１は、アルミニウム層であり、前記島状Ｐ型第
１層１３、島状Ｐ型第２層１４及びＮ型ソース層１５に
オーミック接触するように接続されている。また、リン
グ状ゲート電極２２は絶縁体層３２を介してＮ型ソース
層１５とＮ - 型ドレイン層１２との間の島状Ｐ型第１層
１３上に配設されている。また、絶縁体層３２は、前記
ゲート電極２２と他の部分との間の絶縁をしている。更
に、フィールド酸化膜による絶縁体層３１がＮ- 型ドレ
イン層１２とゲート電極２２との間に形成されている。
照して説明する。図１は本実施例の断面構造を示す。図
１において、縦型パワーＭＯＳトランジスタの第２ドレ
イン層となるＮ+ 型ドレイン層（Ｎ+ 型基板）１１の図
示上面に凸部１１ａが形成されている。更に、第１ドレ
イン層としてＮ- 型ドレイン層１２が、このＮ+ 型ドレ
イン層１１の図示上側に形成されている。Ｎ- 型ドレイ
ン層１２の形成前にＮ+ 型ドレイン層１１よりＮ型不純
物濃度が高い高不純物濃度領域をＮ+ 型ドレイン層１１
の表面近傍の所定個所に形成し、Ｎ- 型ドレイン層１２
形成時にこの高不純物濃度領域からＮ型不純物をＮ- 型
ドレイン層１２中に拡散させることによって、前記凸部
１１ａが形成される。更に、Ｎ+ 型ドレイン層１１の図
示上面を選択的にエッチングすることによっても、凸部
１１ａが形成される。セル領域のボディとなる島状Ｐ型
第１層１３は前記Ｎ- 型ドレイン層１２中に形成されて
いる。なお、島状Ｐ型第１層１３と同様のものが多数形
成されているが、ここでは島状Ｐ型第１層１３のみを示
す。更に、フィールドプレートとなる島状Ｐ型第２層１
４が、島状Ｐ型第１層１３の周囲のＮ- 型ドレイン層１
２中に前記凸部１１ａに対向するように形成されてい
る。なお、島状Ｐ型第１層１３と島状Ｐ型第２層１４は
同時にＮ- 型ドレイン層１２中に拡散形成されているの
で、島状Ｐ型第１層１３の厚さＬ1 と島状Ｐ型第２層１
４の厚さＬ2 はほぼ等しい。また、島状Ｐ型層１３、１
４の中央部分には、不純物濃度が高いＰ+ 領域１３ａ、
１４ａが形成されている。リング状Ｎ型ソース層１５は
前記島状Ｐ型第１層１３中に形成されている。ソース電
極配線２１は、アルミニウム層であり、前記島状Ｐ型第
１層１３、島状Ｐ型第２層１４及びＮ型ソース層１５に
オーミック接触するように接続されている。また、リン
グ状ゲート電極２２は絶縁体層３２を介してＮ型ソース
層１５とＮ - 型ドレイン層１２との間の島状Ｐ型第１層
１３上に配設されている。また、絶縁体層３２は、前記
ゲート電極２２と他の部分との間の絶縁をしている。更
に、フィールド酸化膜による絶縁体層３１がＮ- 型ドレ
イン層１２とゲート電極２２との間に形成されている。
【０００８】上記構成によって、島状Ｐ型第２層１４が
島状Ｐ型第１層１３とほぼ同電位に保たれるので、ソー
ス電極配線２１とＮ+ 型ドレイン層１１との間に、Ｎ+
型ドレイン層１１がソース電極配線２１より高い電位に
なるように電圧が印加されると、島状Ｐ型第１層１３と
Ｎ- 型ドレイン層１２との間のＰＮ接合及び島状Ｐ型第
２層１４とＮ- 型ドレイン層１２との間のＰＮ接合が逆
バイアスされるので、両ＰＮ接合による空乏層が同じ程
度に図示下方向に延びる。このとき、島状Ｐ型第２層１
４とＮ- 型ドレイン層１２との間のＰＮ接合による空乏
層が凸部１１ａに接触するに至るので、島状Ｐ型第２層
１４とＮ- 型ドレイン層１２との間のＰＮ接合は接合降
伏する。従って、島状Ｐ型第２層１４とＮ+ 型ドレイン
層１１との間で接合降伏が発生し、島状Ｐ型第１層１３
とＮ+ 型ドレイン層１１との間で接合降伏が生じない。
このため、寄生ＮＰＮトランジスタ（この寄生ＮＰＮト
ランジスタは、エミッタがＮ型ソース層１５、ベースが
島状Ｐ型第１層１３、コレクタがＮ- ドレイン層１２で
ある。）のオンによる縦型ＭＯＳトランジスタの破壊が
ありえないことになる。更に、島状Ｐ型第２層１４の底
面（図示下面）とＮ+ 型ドレイン層１１の凸部１１ａと
の間で接合降伏が発生し、接合降伏点が島状Ｐ型第２層
１４の底面であればその中央部でなくてもよい。このた
め、図２に示すように、島状Ｐ型層１４の図示底面とＮ
+ 型ドレイン層１１の凸部１１ａとの間である程度マス
クアライメント誤差が許容される。なお、島状第２Ｐ型
層１４は、上述の実施例ではリング状のフィールドプレ
ートであるが、これに限定されるものではなく、例えば
多数の島状のものでもよい。また、上述の実施例におい
てＰ型層とＮ型層とを逆にしてもよい。
島状Ｐ型第１層１３とほぼ同電位に保たれるので、ソー
ス電極配線２１とＮ+ 型ドレイン層１１との間に、Ｎ+
型ドレイン層１１がソース電極配線２１より高い電位に
なるように電圧が印加されると、島状Ｐ型第１層１３と
Ｎ- 型ドレイン層１２との間のＰＮ接合及び島状Ｐ型第
２層１４とＮ- 型ドレイン層１２との間のＰＮ接合が逆
バイアスされるので、両ＰＮ接合による空乏層が同じ程
度に図示下方向に延びる。このとき、島状Ｐ型第２層１
４とＮ- 型ドレイン層１２との間のＰＮ接合による空乏
層が凸部１１ａに接触するに至るので、島状Ｐ型第２層
１４とＮ- 型ドレイン層１２との間のＰＮ接合は接合降
伏する。従って、島状Ｐ型第２層１４とＮ+ 型ドレイン
層１１との間で接合降伏が発生し、島状Ｐ型第１層１３
とＮ+ 型ドレイン層１１との間で接合降伏が生じない。
このため、寄生ＮＰＮトランジスタ（この寄生ＮＰＮト
ランジスタは、エミッタがＮ型ソース層１５、ベースが
島状Ｐ型第１層１３、コレクタがＮ- ドレイン層１２で
ある。）のオンによる縦型ＭＯＳトランジスタの破壊が
ありえないことになる。更に、島状Ｐ型第２層１４の底
面（図示下面）とＮ+ 型ドレイン層１１の凸部１１ａと
の間で接合降伏が発生し、接合降伏点が島状Ｐ型第２層
１４の底面であればその中央部でなくてもよい。このた
め、図２に示すように、島状Ｐ型層１４の図示底面とＮ
+ 型ドレイン層１１の凸部１１ａとの間である程度マス
クアライメント誤差が許容される。なお、島状第２Ｐ型
層１４は、上述の実施例ではリング状のフィールドプレ
ートであるが、これに限定されるものではなく、例えば
多数の島状のものでもよい。また、上述の実施例におい
てＰ型層とＮ型層とを逆にしてもよい。
【０００９】
【発明の効果】以上詳細に説明したように、本発明の縦
型ＭＯＳトランジスタによれば、接合降伏したときにも
破壊されないようにしつつ、ある程度のマスクアライメ
ントの誤差が許容されるので、製造が容易となる。
型ＭＯＳトランジスタによれば、接合降伏したときにも
破壊されないようにしつつ、ある程度のマスクアライメ
ントの誤差が許容されるので、製造が容易となる。
【図１】本発明の一実施例の断面図である。
【図２】前記一実施例の説明図である。
【図３】従来例の断面図である。
【図４】前記従来例の説明図である。
１１ Ｎ+ 型ドレイン層 １１ａ Ｎ+ 型ドレイン層の凸部 １２ Ｎ- 型ドレイン層 １３ 島状Ｐ型第１層 １４ 島状Ｐ型第２層 １５ Ｎ型ソース層
Claims (1)
- 【請求項１】 一導電型第１ドレイン層中に島状他導電
型第１層を形成し、この島状他導電型第１層中に一導電
型ソース層を形成し、前記一導電型第１ドレイン層の前
記島状他導電型第１層と反対側に前記一導電型第１ドレ
イン層より高不純物濃度の一導電型第２ドレイン層を形
成した縦型ＭＯＳトランジスタにおいて、 前記一導電型第１ドレイン層中に形成され、前記島状他
導電型第１層とほぼ等しい厚さで、前記島状他導電型第
１層に接続されている島状他導電型第２層と、 前記島状他導電型第２層に対向する位置に形成された前
記一導電型第２ドレイン層の凸部を具備することを特徴
とする縦型ＭＯＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5234864A JPH0794728A (ja) | 1993-09-21 | 1993-09-21 | 縦型ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5234864A JPH0794728A (ja) | 1993-09-21 | 1993-09-21 | 縦型ｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0794728A true JPH0794728A (ja) | 1995-04-07 |
Family
ID=16977544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5234864A Pending JPH0794728A (ja) | 1993-09-21 | 1993-09-21 | 縦型ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0794728A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107134478A (zh) * | 2017-03-22 | 2017-09-05 | 深圳深爱半导体股份有限公司 | 功率半导体器件及其制造方法 |
-
1993
- 1993-09-21 JP JP5234864A patent/JPH0794728A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107134478A (zh) * | 2017-03-22 | 2017-09-05 | 深圳深爱半导体股份有限公司 | 功率半导体器件及其制造方法 |
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