JPH0817229B2 - 半導体装置 - Google Patents
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- JPH0817229B2 JPH0817229B2 JP63080173A JP8017388A JPH0817229B2 JP H0817229 B2 JPH0817229 B2 JP H0817229B2 JP 63080173 A JP63080173 A JP 63080173A JP 8017388 A JP8017388 A JP 8017388A JP H0817229 B2 JPH0817229 B2 JP H0817229B2
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S148/14—Schottky barrier contacts
Landscapes
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はpn接合が高耐圧化された半導体装置に関す
る。
る。
pn接合の高耐圧化を図るための代表的な構造としてフ
イールドプレート（以下、単にFPと言う）構造とフイー
ルドリミツテイングリング（以下、単にFLRと言う）構
造がある。しかし、前者のFP構造による高耐圧化はあま
り多くを期待できない。また、後者のFLR構造は、バラ
ツキが大きく設計通りの耐圧を得ることが困難であると
いう欠点、及び製造工程が複雑であるという欠点を有す
る。
イールドプレート（以下、単にFPと言う）構造とフイー
ルドリミツテイングリング（以下、単にFLRと言う）構
造がある。しかし、前者のFP構造による高耐圧化はあま
り多くを期待できない。また、後者のFLR構造は、バラ
ツキが大きく設計通りの耐圧を得ることが困難であると
いう欠点、及び製造工程が複雑であるという欠点を有す
る。
特開昭54−118781号公報に、第５図に示すような高耐
圧化構造の半導体装置が開示されている。この半導体装
置はｎ型半導体領域１に隣接してp+型半導体領域３を有
する。p+型半導体領域３の上にはオーミツク電極４が形
成され、ｎ型半導体領域１の下部にはオーミツク電極５
が形成されている。バリア電極８は、pn接合７の周縁部
7aから所定距離を隔てて形成され、ｎ型半導体領域１と
の間にシヨツトキバリアを形成し、電気的にはフローテ
イング（オーミツク電極４、５とは非接続）の状態にあ
る。オーミツク電極４とバリア電極８は同一金属を同一
工程で形成したものでよい。このダイオードに逆電圧を
印加すると、pn接合７から主としてｎ型半導体領域１へ
伸びる空乏層はブレークダウンを起こす前にバリア電極
８に到達し、バリア電極８によるシヨツトキバリアを新
たな起点として伸び、第４図に模式的に示す空乏層２が
形成され、pn接合７のコーナ部及び周縁部での電界集中
が緩和される。この結果、バリア電極８がない場合より
耐圧が向上する。この構造はp+型環状領域を用いるFLR
構造の変形と言えるものであるが、p+型環状領域をオー
ミツク電極４と同時に形成するバリア電極８に置換える
ことにより、製造工程の簡略化が達成されている。しか
しながら、バリア電極８によるシヨツトキバリアの耐圧
はpn接合に比べて低いのが一般的であるから、p+型環状
領域を用いるFLR構造に比べて耐圧的には不利である。
しかも、ｎ型半導体領域１の表面状態によつて空乏層が
広がり易かつたり広がり難かつたりするため、設計耐圧
に対する耐圧のバラツキが大きくなり易い。あるいは耐
圧バラツキを小さくするために高度な製造技術を必要と
するという欠点は解消されていない。
圧化構造の半導体装置が開示されている。この半導体装
置はｎ型半導体領域１に隣接してp+型半導体領域３を有
する。p+型半導体領域３の上にはオーミツク電極４が形
成され、ｎ型半導体領域１の下部にはオーミツク電極５
が形成されている。バリア電極８は、pn接合７の周縁部
7aから所定距離を隔てて形成され、ｎ型半導体領域１と
の間にシヨツトキバリアを形成し、電気的にはフローテ
イング（オーミツク電極４、５とは非接続）の状態にあ
る。オーミツク電極４とバリア電極８は同一金属を同一
工程で形成したものでよい。このダイオードに逆電圧を
印加すると、pn接合７から主としてｎ型半導体領域１へ
伸びる空乏層はブレークダウンを起こす前にバリア電極
８に到達し、バリア電極８によるシヨツトキバリアを新
たな起点として伸び、第４図に模式的に示す空乏層２が
形成され、pn接合７のコーナ部及び周縁部での電界集中
が緩和される。この結果、バリア電極８がない場合より
耐圧が向上する。この構造はp+型環状領域を用いるFLR
構造の変形と言えるものであるが、p+型環状領域をオー
ミツク電極４と同時に形成するバリア電極８に置換える
ことにより、製造工程の簡略化が達成されている。しか
しながら、バリア電極８によるシヨツトキバリアの耐圧
はpn接合に比べて低いのが一般的であるから、p+型環状
領域を用いるFLR構造に比べて耐圧的には不利である。
しかも、ｎ型半導体領域１の表面状態によつて空乏層が
広がり易かつたり広がり難かつたりするため、設計耐圧
に対する耐圧のバラツキが大きくなり易い。あるいは耐
圧バラツキを小さくするために高度な製造技術を必要と
するという欠点は解消されていない。
そこで本発明の目的は、製作が容易で、高耐圧化効果
が大きくかつ確実なpn接合に対する高耐圧化構造を提供
することにある。
が大きくかつ確実なpn接合に対する高耐圧化構造を提供
することにある。
上記目的を達成するための本発明は、一導電型の第１
の半導体領域と、前記第１の半導体領域と反対の導電型
を有し且つ前記第１の半導体領域よりも低い抵抗率を有
し且つその表面を除いて前記第１の半導体領域に包囲さ
れている第２の半導体領域と、前記第２の半導体領域に
電気的に接続されている電極と、前記第１の半導体領域
と前記第２の半導体領域の間のpn接合の周縁部を包囲す
る部分を有するように前記第１の半導体領域上に配置さ
れた薄層とを備え、前記薄層の内周端が前記電極に電気
的に接続され、且つ前記薄層が10kΩ／□〜5000MΩ／□
のシート抵抗を有すると共に前記第１の半導体領域との
間にシヨットキバリアを生じさせることができるように
形成され、且つ前記pn接合に逆バイアス電圧を印加した
時に前記pn接合に基づく空乏層と前記薄層によるシヨッ
トキバリアに基づく空乏層とが接続するように前記薄層
が形成されていることを特徴とする半導体装置に係わる
ものである。
の半導体領域と、前記第１の半導体領域と反対の導電型
を有し且つ前記第１の半導体領域よりも低い抵抗率を有
し且つその表面を除いて前記第１の半導体領域に包囲さ
れている第２の半導体領域と、前記第２の半導体領域に
電気的に接続されている電極と、前記第１の半導体領域
と前記第２の半導体領域の間のpn接合の周縁部を包囲す
る部分を有するように前記第１の半導体領域上に配置さ
れた薄層とを備え、前記薄層の内周端が前記電極に電気
的に接続され、且つ前記薄層が10kΩ／□〜5000MΩ／□
のシート抵抗を有すると共に前記第１の半導体領域との
間にシヨットキバリアを生じさせることができるように
形成され、且つ前記pn接合に逆バイアス電圧を印加した
時に前記pn接合に基づく空乏層と前記薄層によるシヨッ
トキバリアに基づく空乏層とが接続するように前記薄層
が形成されていることを特徴とする半導体装置に係わる
ものである。
なお、薄層を電極との接続を容易に達成するために、
請求項２に示すように薄層をpn接合の上及び第２の半導
体領域の上にも配置することが望ましい。
請求項２に示すように薄層をpn接合の上及び第２の半導
体領域の上にも配置することが望ましい。
［発明の作用及び効果］ 本発明に係わる前記薄層は10kΩ／□〜5000MΩ／□の
シート抵抗を有する抵抗膜であると共にショットキバリ
アを生じさせる材料から成る。従って、第１及び第２の
半導体領域のpn接合に逆バイアス電圧を印加した時にpn
接合に基づく空乏層の他に薄層によるショットキバリア
に基づく空乏層も生じる。ところで、薄層は第１の半導
体領域の上に配置されていると共に、その内周端によっ
て電極に接続されている。このためpn接合に逆バイアス
電圧を印加した時に、薄層に微小の横方向電流即ち外周
端から内周端への方向又はこの逆方向の電流が流れる。
これにより、薄層に横方向の電位勾配が生じる。即ち、
薄層の全領域が同一電位にはならずに内周端から外周端
までの位置の変化に応じて電位が徐々に変化する。この
結果、薄層の内周端側に対応して深い空乏層が形成さ
れ、外周端側で浅い空乏層が形成される。薄層の下の空
乏層はpn接合の空乏層に連続しているので、pn接合の周
縁部の電界の集中を緩和する。従って、本願発明によれ
ばpn接合の高耐圧化が確実に達成される。
シート抵抗を有する抵抗膜であると共にショットキバリ
アを生じさせる材料から成る。従って、第１及び第２の
半導体領域のpn接合に逆バイアス電圧を印加した時にpn
接合に基づく空乏層の他に薄層によるショットキバリア
に基づく空乏層も生じる。ところで、薄層は第１の半導
体領域の上に配置されていると共に、その内周端によっ
て電極に接続されている。このためpn接合に逆バイアス
電圧を印加した時に、薄層に微小の横方向電流即ち外周
端から内周端への方向又はこの逆方向の電流が流れる。
これにより、薄層に横方向の電位勾配が生じる。即ち、
薄層の全領域が同一電位にはならずに内周端から外周端
までの位置の変化に応じて電位が徐々に変化する。この
結果、薄層の内周端側に対応して深い空乏層が形成さ
れ、外周端側で浅い空乏層が形成される。薄層の下の空
乏層はpn接合の空乏層に連続しているので、pn接合の周
縁部の電界の集中を緩和する。従って、本願発明によれ
ばpn接合の高耐圧化が確実に達成される。
なお、典型的な従来のフィールドプレート構造は、半
導体の上に絶縁膜を介して金属電極を設ける構造である
ので、絶縁膜の半導体表面に対する熱的不安定性の問題
が生じるが、本発明は絶縁膜を介さないで半導体の上に
直接に抵抗性薄層を形成するので、従来の絶縁膜による
熱的不安定性の問題は生じない。
導体の上に絶縁膜を介して金属電極を設ける構造である
ので、絶縁膜の半導体表面に対する熱的不安定性の問題
が生じるが、本発明は絶縁膜を介さないで半導体の上に
直接に抵抗性薄層を形成するので、従来の絶縁膜による
熱的不安定性の問題は生じない。
請求項２の発明によれば、更に、薄層の電極に対する
接続が容易になるという効果が得られる。
接続が容易になるという効果が得られる。
第１図〜第４図を参照して本発明の実施例に係わる高
速整流ダイオード及びその製造方法を説明する。
速整流ダイオード及びその製造方法を説明する。
第１図に示すダイオードを製造する際には、まず、第
２図（Ａ）に示すGaAs（砒化ガリウム）から成るn+型半
導体領域22の上に、GaAsのエピタキシヤル成長により高
抵抗のｎ型半導体領域（第１の半導体領域）23を形成し
た半導体基板21を用意し、これにZn（亜鉛）を選択拡散
してp+型半導体領域（第２の半導体領域）24及びpn接合
25を形成する。ｎ型半導体領域23の不純物濃度は1.8×1
015cm-3、厚さは15μｍである。
２図（Ａ）に示すGaAs（砒化ガリウム）から成るn+型半
導体領域22の上に、GaAsのエピタキシヤル成長により高
抵抗のｎ型半導体領域（第１の半導体領域）23を形成し
た半導体基板21を用意し、これにZn（亜鉛）を選択拡散
してp+型半導体領域（第２の半導体領域）24及びpn接合
25を形成する。ｎ型半導体領域23の不純物濃度は1.8×1
015cm-3、厚さは15μｍである。
次に、第２図（Ｂ）に示すように半導体基板21の上面
全体にTi（チタン）薄層26とAl（アルミニウム）層を連
続して真空蒸着し、このAl層の素子周辺側をエツチング
除去してAl層27を残存させる。Ti薄層26は、厚さ約50Å
（0.005μｍ）と極薄の膜である。Al層27の厚さは約500
0Åである。また、半導体基板21の裏面全体にAu（金）
とGe（ゲルマニウム）の合金とAuを連続して真空蒸着し
てオーミツク接触の電極28を形成する。
全体にTi（チタン）薄層26とAl（アルミニウム）層を連
続して真空蒸着し、このAl層の素子周辺側をエツチング
除去してAl層27を残存させる。Ti薄層26は、厚さ約50Å
（0.005μｍ）と極薄の膜である。Al層27の厚さは約500
0Åである。また、半導体基板21の裏面全体にAu（金）
とGe（ゲルマニウム）の合金とAuを連続して真空蒸着し
てオーミツク接触の電極28を形成する。
次に、空気中で、300℃、20分間の熱処理を施す。こ
の結果、素子周辺領域に露出していたTi薄層26の一部は
酸化されて第２図（Ｃ）に示すように第１のチタン酸化
物薄層29となる。第１のチタン酸化物薄層29の厚さはTi
薄層26の1.5倍程度になつているものと思われるが、測
定が難しいため正確にはわからない。チタン酸化物薄層
29のシート抵抗は約50000MΩ／□で、絶縁物と見なせる
レベルの薄層である。Al層27の下部は酸化されないの
で、Ti薄層26aが残存する。
の結果、素子周辺領域に露出していたTi薄層26の一部は
酸化されて第２図（Ｃ）に示すように第１のチタン酸化
物薄層29となる。第１のチタン酸化物薄層29の厚さはTi
薄層26の1.5倍程度になつているものと思われるが、測
定が難しいため正確にはわからない。チタン酸化物薄層
29のシート抵抗は約50000MΩ／□で、絶縁物と見なせる
レベルの薄層である。Al層27の下部は酸化されないの
で、Ti薄層26aが残存する。
次に、Al層27の周辺をエツチング除去して、第２図
（Ｄ）に示すようにp+型半導体領域24の上部にAl層27a
を残存させる。なお、pn接合25の周縁部25a及びこの近
傍上にTi薄層26aが露出する。
（Ｄ）に示すようにp+型半導体領域24の上部にAl層27a
を残存させる。なお、pn接合25の周縁部25a及びこの近
傍上にTi薄層26aが露出する。
次に、空気中で、275℃、15分間の熱処理を施す。こ
の結果、第２図（Ｅ）に示すようにAl層27aにマスクさ
れていないTi薄層26aの一部は酸化されて第２のチタン
酸化物薄層30となる。第２のチタン酸化物薄層30の厚み
は、第１のチタン酸化物薄層29とほぼ同一である。第２
のチタン酸化物薄層30は第１のチタン酸化物薄層29より
も小さいシート抵抗約100MΩ／□を有する半絶縁性の高
抵抗層である。第２のチタン酸化物薄層30は、pn接合25
の周縁部25aを横切つており、第３図に示すように全体
としてはpn接合25の周縁部25aに沿つて環状に形成され
ている。なお、Al層27aの下部にはTi薄層26bが残存す
る。
の結果、第２図（Ｅ）に示すようにAl層27aにマスクさ
れていないTi薄層26aの一部は酸化されて第２のチタン
酸化物薄層30となる。第２のチタン酸化物薄層30の厚み
は、第１のチタン酸化物薄層29とほぼ同一である。第２
のチタン酸化物薄層30は第１のチタン酸化物薄層29より
も小さいシート抵抗約100MΩ／□を有する半絶縁性の高
抵抗層である。第２のチタン酸化物薄層30は、pn接合25
の周縁部25aを横切つており、第３図に示すように全体
としてはpn接合25の周縁部25aに沿つて環状に形成され
ている。なお、Al層27aの下部にはTi薄層26bが残存す
る。
次に、Al層27aをエツチングした後、半導体基板21の
上面全体にプラズマCVD又は光CVDによりシリコン酸化膜
を形成する。次に、素子の周縁近傍のシリコン酸化膜を
エツチングで除去し、更に素子の中央領域においてシリ
コン酸化膜とその下のTi薄層26bをエツチングで除去す
る。こうして、開口31を有するシリコン酸化膜32が得ら
れ、開口31に隣接してTi薄層26cが環状に残存する。
上面全体にプラズマCVD又は光CVDによりシリコン酸化膜
を形成する。次に、素子の周縁近傍のシリコン酸化膜を
エツチングで除去し、更に素子の中央領域においてシリ
コン酸化膜とその下のTi薄層26bをエツチングで除去す
る。こうして、開口31を有するシリコン酸化膜32が得ら
れ、開口31に隣接してTi薄層26cが環状に残存する。
次に、半導体基板21の上面全体にAuとZnの合金及びAu
を連続して真空蒸着し、その後この蒸着層の素子周辺側
をエツチングで除去して、第１図に示すようにp+型半導
体領域24へのオーミツク電極33を形成する。なお、第３
図で鎖線で示されている電極33は点線で示されているpn
接合周縁部25aよりも少し外側に対応するように延在し
ている。従つて、補助的なフイールドプレート効果が僅
かに生じる。
を連続して真空蒸着し、その後この蒸着層の素子周辺側
をエツチングで除去して、第１図に示すようにp+型半導
体領域24へのオーミツク電極33を形成する。なお、第３
図で鎖線で示されている電極33は点線で示されているpn
接合周縁部25aよりも少し外側に対応するように延在し
ている。従つて、補助的なフイールドプレート効果が僅
かに生じる。
こうして製作されたダイオードは、GaAsデバイスの特
長である高速性の良さを発揮する。また、この構造にす
れば、高耐圧のダイオードを高い歩留りで得ることがで
きる。すなわち、高耐圧化構造を採用しない場合にブレ
ークダウン電圧が約100Vであつたものが、本実施例では
約230Vのブレークダウン電圧が得られた。これは、FP構
造を大きく上回り、FLR構造をも上回る高耐圧化が達成
されていると言える。FP構造やFLP構造で顕著に見られ
る表面状態の差異による耐圧バラツキも少ない。FP構造
で見られる耐圧特性の熱的不安定性も解消されている。
設計及び製造方法についても、特に困難な点はない。
長である高速性の良さを発揮する。また、この構造にす
れば、高耐圧のダイオードを高い歩留りで得ることがで
きる。すなわち、高耐圧化構造を採用しない場合にブレ
ークダウン電圧が約100Vであつたものが、本実施例では
約230Vのブレークダウン電圧が得られた。これは、FP構
造を大きく上回り、FLR構造をも上回る高耐圧化が達成
されていると言える。FP構造やFLP構造で顕著に見られ
る表面状態の差異による耐圧バラツキも少ない。FP構造
で見られる耐圧特性の熱的不安定性も解消されている。
設計及び製造方法についても、特に困難な点はない。
なお、高耐圧化が達成されるのは、第２のチタン酸化
物薄層30のうちp+型半導体領域24の外側に延在している
部分が、シヨツトキバリア型のFPとして作用しているこ
とによる。すなわち、第２のチタン酸化物薄層30はｎ型
半導体領域23との間にシヨツトキバリアを形成してい
る。また、第２のチタン酸化物薄層30は、導体によるFP
より電界集中緩和作用の大きい高抵抗FPとなつている。
すなわち、第２のチタン酸化物薄層30の横方向に生じる
電位こう配によつて、第２のチタン酸化物薄層30の先端
側に行くにつれてシヨツトキバリアに印加される逆電圧
は小さくなり、第１図に模式的に示すように、広がり幅
が先細になつた空乏層34が形成される。更に、第２のチ
タン酸化物薄層30は、半導体領域との間に絶縁層を介さ
ないタイプのFPであるから、絶縁層に起因する特性の不
安定性を起こさないし、半導体領域に対して効果的に電
界効果を及ぼす。
物薄層30のうちp+型半導体領域24の外側に延在している
部分が、シヨツトキバリア型のFPとして作用しているこ
とによる。すなわち、第２のチタン酸化物薄層30はｎ型
半導体領域23との間にシヨツトキバリアを形成してい
る。また、第２のチタン酸化物薄層30は、導体によるFP
より電界集中緩和作用の大きい高抵抗FPとなつている。
すなわち、第２のチタン酸化物薄層30の横方向に生じる
電位こう配によつて、第２のチタン酸化物薄層30の先端
側に行くにつれてシヨツトキバリアに印加される逆電圧
は小さくなり、第１図に模式的に示すように、広がり幅
が先細になつた空乏層34が形成される。更に、第２のチ
タン酸化物薄層30は、半導体領域との間に絶縁層を介さ
ないタイプのFPであるから、絶縁層に起因する特性の不
安定性を起こさないし、半導体領域に対して効果的に電
界効果を及ぼす。
第１のチタン酸化物薄層29は絶縁層と言うべきもので
あり、ｎ型半導体領域23との間にシヨツトキバリアを形
成していないと考えられる。しかし、ｎ型半導体領域23
の表面状態を空乏層がやや広がりやすい状態に固定する
表面安定化作用を強く発揮しているようである。すなわ
ち、第１のチタン酸化物薄層29を除去した構造とする
と、第４図の逆電圧−逆電流特性における曲線Ａの領域
Ｉに示すように、pn接合25がブレークダウンを起こす前
に第２のチタン酸化物薄層30の先端部の微少領域におい
てブレークダウンが発生する。第１のチタン酸化物薄層
29を設けることによつて、第１のチタン酸化物薄層29の
先端部のシヨツトキバリアの耐圧が高くなり、第４図の
曲線Ｂの領域IIに示すように、上記微少領域のブレーク
ダウンが高圧側に移動し、酸化時間を長目に調整するこ
とにより第４図の曲線Ｃに示すように上記微少領域のブ
レークダウンが現われないままにpn接合25のブレークダ
ウンが起るものを安定に再現できる。このように、第１
のチタン酸化物薄層29は主として、逆電流を低減させる
ように作用している。なお、第４図の曲線Ａ及び曲線Ｂ
の場合であつても、微少領域のブレークダウンに伴う逆
電流の増大は第２のチタン酸化物薄層30の抵抗値と第１
のチタン酸化物薄層29の横方向電位差によつて制限され
る値以下に収まるので、素子耐圧低下の原因にはならな
い。
あり、ｎ型半導体領域23との間にシヨツトキバリアを形
成していないと考えられる。しかし、ｎ型半導体領域23
の表面状態を空乏層がやや広がりやすい状態に固定する
表面安定化作用を強く発揮しているようである。すなわ
ち、第１のチタン酸化物薄層29を除去した構造とする
と、第４図の逆電圧−逆電流特性における曲線Ａの領域
Ｉに示すように、pn接合25がブレークダウンを起こす前
に第２のチタン酸化物薄層30の先端部の微少領域におい
てブレークダウンが発生する。第１のチタン酸化物薄層
29を設けることによつて、第１のチタン酸化物薄層29の
先端部のシヨツトキバリアの耐圧が高くなり、第４図の
曲線Ｂの領域IIに示すように、上記微少領域のブレーク
ダウンが高圧側に移動し、酸化時間を長目に調整するこ
とにより第４図の曲線Ｃに示すように上記微少領域のブ
レークダウンが現われないままにpn接合25のブレークダ
ウンが起るものを安定に再現できる。このように、第１
のチタン酸化物薄層29は主として、逆電流を低減させる
ように作用している。なお、第４図の曲線Ａ及び曲線Ｂ
の場合であつても、微少領域のブレークダウンに伴う逆
電流の増大は第２のチタン酸化物薄層30の抵抗値と第１
のチタン酸化物薄層29の横方向電位差によつて制限され
る値以下に収まるので、素子耐圧低下の原因にはならな
い。
本発明は上述の実施例に限定されるものでなく、例え
ば次の変形が可能なものである。
ば次の変形が可能なものである。
（１）第２のチタン酸化物薄層30のシート抵抗は、10k
Ω／□〜5000MΩ／□、望ましくは10kΩ／□〜1000MΩ
／□に選ぶのがよい。チタン酸化物薄層30の厚さは、実
用的には20〜300Åが適当である。チタン酸化物薄層30
の長さ（ｎ型半導体領域23上に延在する長さ）は、30〜
500μｍに選ぶのがよい。
Ω／□〜5000MΩ／□、望ましくは10kΩ／□〜1000MΩ
／□に選ぶのがよい。チタン酸化物薄層30の厚さは、実
用的には20〜300Åが適当である。チタン酸化物薄層30
の長さ（ｎ型半導体領域23上に延在する長さ）は、30〜
500μｍに選ぶのがよい。
（２）半導体表面との良好な接触を得るためには、半導
体表面に被覆したTiを酸化してチタン酸化物薄層30を形
成するのが望ましい。しかし、チタン酸化物自身を真空
蒸着やスパツタリング等で形成してもよい。
体表面に被覆したTiを酸化してチタン酸化物薄層30を形
成するのが望ましい。しかし、チタン酸化物自身を真空
蒸着やスパツタリング等で形成してもよい。
（３）チタン酸化物薄層30の先端をオーミツク電極によ
つてｎ型半導体領域23と導通させてノイズ発生を少なく
した構造、チタン酸化物薄層30の中間に環状のTi層を残
存させてチタン酸化物薄層30の横方向電位を安定化させ
た構造、チタン酸化物薄層30をシート抵抗の大きい下層
とシート抵抗の小さい上層の２層とした構造、pn接合の
周縁部が基板の同一平面に露出せずに、側面に露出する
メサ型半導体装置に適用した構造、第１のチタン酸化物
薄層20を省いた構造等の変形も可能である。
つてｎ型半導体領域23と導通させてノイズ発生を少なく
した構造、チタン酸化物薄層30の中間に環状のTi層を残
存させてチタン酸化物薄層30の横方向電位を安定化させ
た構造、チタン酸化物薄層30をシート抵抗の大きい下層
とシート抵抗の小さい上層の２層とした構造、pn接合の
周縁部が基板の同一平面に露出せずに、側面に露出する
メサ型半導体装置に適用した構造、第１のチタン酸化物
薄層20を省いた構造等の変形も可能である。
（４）実施例のようにpn接合25とチタン酸化物薄層30に
よるシヨツトキバリアが連続する構造が、耐圧的には望
ましい。しかし、pn接合25の周縁部25aから微かに離れ
てチタン酸化物薄層30が形成されていても、pn接合25か
らの空乏層とチタン酸化物薄層30によるシヨツトキバリ
アからの空乏層とを連続させることができるので、耐圧
向上の効果は認められる。チタン酸化物薄層30をｎ型半
導体領域23上のみに設ける場合は、薄層30と電極33との
接続手段を別に設ける。
よるシヨツトキバリアが連続する構造が、耐圧的には望
ましい。しかし、pn接合25の周縁部25aから微かに離れ
てチタン酸化物薄層30が形成されていても、pn接合25か
らの空乏層とチタン酸化物薄層30によるシヨツトキバリ
アからの空乏層とを連続させることができるので、耐圧
向上の効果は認められる。チタン酸化物薄層30をｎ型半
導体領域23上のみに設ける場合は、薄層30と電極33との
接続手段を別に設ける。
（５）シート抵抗が高くかつシヨツトキバリアを生成す
る薄層としてはチタン酸化物が好適であるが、例えばTa
（タンタル）系材料の酸化物薄層等に置き換えることも
できる。
る薄層としてはチタン酸化物が好適であるが、例えばTa
（タンタル）系材料の酸化物薄層等に置き換えることも
できる。
（６）GaAs、AlGaAs（砒化アルミニウム・ガリウム）、
GaP（燐化ガリウム）、InP（燐化インジウム）等のIII
−Ｖ族化合物半導体を用いた半導体装置に効果的な構造
であるが、他の化合物半導体やシリコン等の半導体装置
にも適用可能である。
GaP（燐化ガリウム）、InP（燐化インジウム）等のIII
−Ｖ族化合物半導体を用いた半導体装置に効果的な構造
であるが、他の化合物半導体やシリコン等の半導体装置
にも適用可能である。
第１図は本発明の実施例に係わるダイオードを示す断面
図、 第２図（Ａ）〜（Ｆ）は第１図のダイオードを製造工程
順に示す断面図、 第３図は第２図（Ｆ）からシリコン酸化膜を除去し、電
極を鎖線で示す平面図、 第４図はダイオードの逆電圧−逆電流特性を示す図、 第５図は従来のダイオードを示す断面図である。 23…ｎ型半導体領域、24…p+型半導体領域域、25…pn接
合、29…第１のチタン酸化物薄層、30…第２のチタン酸
化物薄層、33…オーミツク電極。
図、 第２図（Ａ）〜（Ｆ）は第１図のダイオードを製造工程
順に示す断面図、 第３図は第２図（Ｆ）からシリコン酸化膜を除去し、電
極を鎖線で示す平面図、 第４図はダイオードの逆電圧−逆電流特性を示す図、 第５図は従来のダイオードを示す断面図である。 23…ｎ型半導体領域、24…p+型半導体領域域、25…pn接
合、29…第１のチタン酸化物薄層、30…第２のチタン酸
化物薄層、33…オーミツク電極。
Claims (2)
- 【請求項１】一導電型の第１の半導体領域と、 前記第１の半導体領域と反対の導電型を有し且つ前記第
１の半導体領域よりも低い抵抗率を有し且つその表面を
除いて前記第１の半導体領域に包囲されている第２の半
導体領域と、 前記第２の半導体領域に電気的に接続されている電極
と、 前記第１の半導体領域と前記第２の半導体領域の間のpn
接合の周縁部を包囲する部分を有するように前記第１の
半導体領域上に配置された薄層とを備え、 前記薄層の内周端が前記電極に電気的に接続され、 且つ前記薄層が10kΩ／□〜5000MΩ／□のシート抵抗を
有すると共に前記第１の半導体領域との間にシヨットキ
バリアを生じさせることができるように形成され、 且つ前記pn接合に逆バイアス電圧を印加した時に前記pn
接合に基づく空乏層と前記薄層によるシヨットキバリア
に基づく空乏層とが連続するように前記薄層が形成され
ていることを特徴とする半導体装置。 - 【請求項２】前記薄層は、更に、前記pn接合の上及び前
記第２の半導体領域の上に配置され且つ前記電極に接続
されている部分を有していることを特徴とする請求項１
記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63080173A JPH0817229B2 (ja) | 1988-03-31 | 1988-03-31 | 半導体装置 |
| US07/319,951 US4980749A (en) | 1988-03-31 | 1989-03-07 | P-N junction semiconductor device and method of fabrication |
| KR1019890004252A KR920006429B1 (ko) | 1988-03-31 | 1989-03-31 | 반도체 장치 |
| US07/544,202 US5006483A (en) | 1988-03-31 | 1990-06-26 | Fabrication of P-N junction semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63080173A JPH0817229B2 (ja) | 1988-03-31 | 1988-03-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01253270A JPH01253270A (ja) | 1989-10-09 |
| JPH0817229B2 true JPH0817229B2 (ja) | 1996-02-21 |
Family
ID=13710947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63080173A Expired - Fee Related JPH0817229B2 (ja) | 1988-03-31 | 1988-03-31 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US4980749A (ja) |
| JP (1) | JPH0817229B2 (ja) |
| KR (1) | KR920006429B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5594237A (en) * | 1995-02-24 | 1997-01-14 | The Whitaker Corporation | PIN detector having improved linear response |
| JP2741745B2 (ja) * | 1995-03-24 | 1998-04-22 | 工業技術院長 | 半導体電極形成方法および装置 |
| JP3681236B2 (ja) * | 1996-10-28 | 2005-08-10 | 沖電気工業株式会社 | 半導体装置 |
| JP3180776B2 (ja) * | 1998-09-22 | 2001-06-25 | 日本電気株式会社 | 電界効果型トランジスタ |
| US6750156B2 (en) | 2001-10-24 | 2004-06-15 | Applied Materials, Inc. | Method and apparatus for forming an anti-reflective coating on a substrate |
| US8901699B2 (en) | 2005-05-11 | 2014-12-02 | Cree, Inc. | Silicon carbide junction barrier Schottky diodes with suppressed minority carrier injection |
| US7662698B2 (en) * | 2006-11-07 | 2010-02-16 | Raytheon Company | Transistor having field plate |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3923975A (en) * | 1973-10-09 | 1975-12-02 | Cutler Hammer Inc | Tantalum-gallium arsenide schottky barrier semiconductor device |
| JPS52129380A (en) * | 1976-04-23 | 1977-10-29 | Hitachi Ltd | Semiconductor device |
| US4307132A (en) * | 1977-12-27 | 1981-12-22 | International Business Machines Corp. | Method for fabricating a contact on a semiconductor substrate by depositing an aluminum oxide diffusion barrier layer |
| US4149307A (en) * | 1977-12-28 | 1979-04-17 | Hughes Aircraft Company | Process for fabricating insulated-gate field-effect transistors with self-aligned contacts |
| JPS54118781A (en) * | 1978-03-08 | 1979-09-14 | Mitsubishi Electric Corp | Planar-type diode |
| JPS55128875A (en) * | 1979-03-27 | 1980-10-06 | Nec Corp | Semiconductor device |
| JPS59171157A (ja) * | 1983-03-18 | 1984-09-27 | Hitachi Ltd | 半導体装置 |
| GB2176339A (en) * | 1985-06-10 | 1986-12-17 | Philips Electronic Associated | Semiconductor device with schottky junctions |
| US4799100A (en) * | 1987-02-17 | 1989-01-17 | Siliconix Incorporated | Method and apparatus for increasing breakdown of a planar junction |
-
1988
- 1988-03-31 JP JP63080173A patent/JPH0817229B2/ja not_active Expired - Fee Related
-
1989
- 1989-03-07 US US07/319,951 patent/US4980749A/en not_active Expired - Lifetime
- 1989-03-31 KR KR1019890004252A patent/KR920006429B1/ko not_active Expired
-
1990
- 1990-06-26 US US07/544,202 patent/US5006483A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR920006429B1 (ko) | 1992-08-06 |
| US5006483A (en) | 1991-04-09 |
| JPH01253270A (ja) | 1989-10-09 |
| KR890015422A (ko) | 1989-10-30 |
| US4980749A (en) | 1990-12-25 |
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