JPH08204527A - 遅延リセット回路 - Google Patents

遅延リセット回路

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Publication number
JPH08204527A
JPH08204527A JP7014109A JP1410995A JPH08204527A JP H08204527 A JPH08204527 A JP H08204527A JP 7014109 A JP7014109 A JP 7014109A JP 1410995 A JP1410995 A JP 1410995A JP H08204527 A JPH08204527 A JP H08204527A
Authority
JP
Japan
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voltage
circuit
power supply
capacitor
reference voltage
Prior art date
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Pending
Application number
JP7014109A
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English (en)
Inventor
Yuji Yamanaka
祐司 山中
Yasuhiro Tokumaru
泰博 徳丸
Jun Onosaka
順 小野坂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsumi Electric Co Ltd
Original Assignee
Mitsumi Electric Co Ltd
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Publication date
Application filed by Mitsumi Electric Co Ltd filed Critical Mitsumi Electric Co Ltd
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Abstract

(57)【要約】 【目的】 本発明は遅延リセット回路に関し、十分な精
度を持ちつつ回路を簡略化できることを目的とする。 【構成】 基準電圧生成回路２は電源電圧ＶINに依存し
た基準電圧Ｖ2 を生成する。充電電流生成回路３は基準
電圧Ｖ2 に比例した充電電流Ｉd を生成する。コンパレ
ータ１１は充電電流Ｉd で充電される遅延時間設定用コ
ンデンサＣd の電圧と基準電圧Ｖ2 を比較して比較結果
の信号を出力する。電圧監視回路１２は電源電圧ＶINが
閾値電圧より小さい場合コンデンサＣd を放電させ、電
源電圧ＶINが閾値電圧以上の場合コンデンサＣd の放電
を停止する。出力回路１３は、コンデンサＣd の電圧が
基準電圧Ｖ2 より小さい場合リセットを指示する出力電
圧Ｖ ROを生成し、コンデンサＣd の電圧が基準電圧Ｖ2
以上の場合リセット解除を指示する出力電圧ＶROを生成
する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は遅延リセット回路に係
り、特に、電源電圧が閾値電圧に達した時点から設定時
間遅延して、リセットを指示する信号の生成を解除する
遅延リセット回路に関する。
【０００２】
【従来の技術】図３は、従来の一例の遅延リセット回路
２０の回路図を示す。遅延リセット回路２０は、例え
ば、同一半導体チップ上に形成された集積回路として構
成される。遅延リセット回路２０は、定電流源２１，２
２、基準電圧源２３、遅延時間設定用コンデンサＣd 、
ヒステリシス特性を有するコンパレータ１１、電圧監視
回路１２、出力トランジスタＱO 及び出力抵抗ＲL から
なる出力回路１３から構成されている。
【０００３】ＧＮＤ端子は接地されており、電源端子Ｔ
VIN には入力電源電圧ＶINが供給される。負論理のリセ
ット出力端子（ＲＥＳＥＴ＊）からは、ローレベル（０
Ｖ）でリセットを指示する出力信号（出力電圧ＶRO）が
出力される。定電流源２１は、定電流ＩZ を基準電圧源
２３に供給する。定電流源２２は、電源電圧ＶINに依存
しない定電流Ｉd をコンデンサＣd に供給する。
【０００４】コンパレータ１１は、プラス入力端子に供
給される基準電圧ＶZ とコンデンサＣd のプラス電極の
電圧（充電電圧）ＶCdを比較して、プラス入力端子の電
圧がマイナス入力端子の電圧より大きいとき、プラスの
出力電圧を生成し、プラス入力端子の電圧がマイナス入
力端子の電圧以下のとき、約０Ｖの出力電圧を生成す
る。
【０００５】電圧監視回路１２は、電源電圧ＶINと設定
されている閾値電圧ＶTHとを比較して、電源電圧ＶINが
閾値電圧ＶTHより小さい場合には、コンデンサＣd を放
電させて、コンデンサＣd のプラス電極の電圧ＶCd（即
ち、充電電圧）をＶCd＝０に保つ。電圧監視回路１２
は、電源電圧ＶINが閾値電圧ＶTH以上の場合には、コン
デンサＣd の放電を停止する。コンデンサＣd の放電が
停止された時点から定電流Ｉd によりコンデンサＣd の
充電が開始される。なお、閾値電圧ＶTHは、定常時の電
源電圧ＶINに対応して、電源電圧ＶINが許容値以下に低
下したと見なされる値に設定される。
【０００６】出力トランジスタＱO は、コンパレータ１
１がプラスの出力電圧を生成する時にオンとなる。この
とき、トランジスタＱO のコレクタ電流が出力抵抗ＲL
に流れて、出力電圧ＶROはリセットを指示するレベル
（リセットレベル）である０Ｖとなる。コンパレータ１
１の出力電圧が０ＶでトランジスタＱO がオフの場合
は、出力電圧ＶROはリセット解除を指示するレベル（リ
セット解除レベル）であるＨレベル（＝電源電圧ＶIN）
となる。
【０００７】この出力電圧ＶROは、電源電圧ＶINが閾値
電圧ＶTH未満に低下した時にリセットを必要とする回路
のリセット用入力端子に供給される。次に、遅延リセッ
ト回路２０の詳しい動作について説明する。図４は、電
源投入時における、電源電圧ＶINと出力電圧ＶROの関係
の説明図を示す。図４（Ａ）は、電源投入時点からの電
源電圧ＶINの時間変化を示し、定常時の電源電圧ＶINが
ＶIN＝ＶINA とＶIN＝ＶINB （ＶINB ＞ＶINA であ
る。）の２つの場合について記している。図４（Ａ）で
は、ＶINA の場合を実線で示し、ＶINB の場合を破線で
示す。
【０００８】図４（Ｂ）は、図４（Ａ）に対応して、電
源投入時点からの出力電圧ＶROの時間変化を示す。図４
（Ｂ）では、ＶIN＝ＶINA の場合の出力電圧ＶROA を実
線で示し、ＶIN＝ＶINB の場合の出力電圧ＶROB を破線
で示す。今、定常時の電源電圧ＶIN＝ＶINA の場合につ
いて説明する。図４（Ａ）に示すように、時刻ｔ＝０で
電源が投入されると、電源電圧ＶINは、時間とともに直
線的に上昇し、ｔ＝ｔS にて定常状態の電圧ＶIN＝Ｖ
INA に達している。
【０００９】時刻ｔが０〜ｔLAまでの間は、電源電圧Ｖ
INが動作限界電圧ＶLM（約０．８Ｖ）に達しないため遅
延リセット回路２０は動作しない。このため、出力電圧
ＶRO A は、図４（Ｂ）に示すように電源電圧ＶINと同様
に上昇する。ＶINが時刻ｔ＝ｔLAでＶIN＝ＶLMに達した
時点から、遅延リセット回路２０は、動作可能となる。
定電流源２１，２２は、定電流ＩZ ，Ｉd を生成し、基
準電圧源２３は、基準電圧ＶZ の生成を開始する。基準
電圧ＶZ は、例えば、１Ｖ程度に設定されており、定電
流ＩZ を供給されて、時刻ｔLAの直後に、定常値の基準
電圧ＶZ を生成する。コンパレータ１１は、プラス入力
端子とマイナス入力端子の電圧の比較動作を正常に行
う。
【００１０】閾値電圧ＶTHの値は、ＶLMに対しては十分
大きな値となる。従って、時刻ｔ＝ｔLAで遅延リセット
回路２０が動作を開始した時点では、電源電圧ＶIN＜Ｖ
THである。このとき、電圧監視回路１２は、コンデンサ
Ｃd を放電させて、コンデンサＣd のプラス電極の電圧
ＶCdをＶCd＝０に保つ。一方、基準電圧源２３は、ほぼ
正常な値の基準電圧ＶZ を生成している。このため、コ
ンパレータ１１はプラスの出力電圧を生成し、トランジ
スタＱO がオンとなり、出力電圧ＶROA ＝０Ｖ（リセッ
トレベル）となる。
【００１１】電源電圧ＶINが更に上昇して、時刻ｔ＝ｔ
TAでＶIN＝ＶTHに達すると、電圧監視回路１２は、コン
デンサＣd の放電を停止させる。この時点からコンデン
サＣ d の定電流Ｉd による充電が開始される。電源電圧
ＶINが閾値電圧ＶTHに達した時点から、出力電圧ＶROA
がリセットレベル（０Ｖ）からリセット解除を指示する
Ｈレベルとなるまでの時間、即ち、遅延時間ｔd は、以
下のようにして求められる。
【００１２】この遅延時間ｔd は、コンデンサＣd の充
電電圧ＶCdが基準電圧ＶZ に一致するまでの充電時間で
ある。従って、下記(1) 式が成立する。なお、コンデン
サＣ d の容量がＣd であるものとする。 ＶCd＝（Ｉd ・ｔd ）／Ｃd ＝ＶZ (1) (1) 式より、下記(2) 式のように遅延時間ｔd が求めら
れる。
【００１３】 ｔd ＝（Ｃd ・ＶZ ）／Ｉd (2) 図４（Ｂ）に示すように、時刻ｔTAでＶIN＝ＶTHに達し
た時点から遅延時間ｔ d 経過した時点で、出力電圧Ｖ
ROA が０ＶからＨレベル（リセット解除レベル）の電圧
（＝ＶINA ）に変化し、リセット指示が解除される。な
お、電源電圧ＶINが定常値ＶINA に達して十分安定な状
態になった後でリセット指示が解除されるように、ｔd
の値が設定される。
【００１４】電源電圧ＶIN＝ＶINB の場合は、ＶIN＝Ｖ
INA の場合よりも、電源電圧ＶINの上昇が急になるた
め、電源電圧ＶINが動作限界電圧ＶLMに達する時刻ｔLB
と、電源電圧ＶINが閾値電圧ＶTHに達する時刻ｔTBは、
ＶIN＝ＶINA の場合よりも、早い時刻となる。即ち、ｔ
LB＜ｔLA、ｔTB＜ｔTAとなる。遅延時間ｔd の起点は、
時刻ｔTBである。一方、遅延時間ｔd は、前記(2) 式に
示すように、電源電圧Ｖ INの値に依存せず、一定の値と
なる。このため、図４（Ｂ）の破線で示すように、出力
電圧ＶROB が０ＶからＨレベル（リセット解除レベル）
になる時刻は、Ｖ IN＝ＶINA の場合よりも早い時刻とな
る。
【００１５】次に、電源電圧ＶINが定常状態にあるとき
に、何らかの理由で電源電圧ＶINが閾値電圧ＶTHを下回
った場合を考える。この場合、電圧監視回路１２は、電
源電圧ＶINが閾値電圧ＶTHを下回ったことを検出して、
コンデンサＣd を放電させる。これにより極短時間で、
ＶCd＝０Ｖとなる。従って、電源電圧ＶINが閾値電圧Ｖ
THを下回った直後に、出力電圧ＶROがＨレベルから０Ｖ
となり、遅延リセット回路２０はリセット指示状態とな
る。この後、電源電圧ＶINが閾値電圧ＶTH以上に回復す
ると、電圧監視回路１２はコンデンサＣd の放電を停止
し、コンデンサＣd の充電が開始される。これにより、
電源投入時と同様にして、電源電圧ＶINの回復時点から
遅延時間ｔd の経過後に、出力電圧ＶROが０ＶからＨレ
ベルになり、遅延リセット回路２０はリセット指示解除
状態となる。
【００１６】
【発明が解決しようとする課題】従来の遅延リセット回
路２０では、電源電圧ＶINに依存しない基準電圧ＶZ を
生成する基準電圧源２３はトランジスタ６個程度を必要
とする複雑な回路となる。また、定電流源２１、２２も
トランジスタ６個程度の複雑な回路となる。このため、
遅延リセット回路２０は回路が複雑となり全体の回路規
模が大きくなるという問題がある。
【００１７】本発明は、上記の点に鑑みて成されたもの
で、十分な精度を持ちつつ回路を簡略化することができ
る遅延リセット回路を提供することを目的とする。
【００１８】
【課題を解決するための手段】本発明の遅延リセット回
路は、入力電源電圧に依存した基準電圧を生成する基準
電圧生成回路と、前記基準電圧に比例した充電電流を生
成する充電電流生成回路と、前記充電電流により充電さ
れる遅延時間設定用コンデンサの充電電圧と前記基準電
圧とを比較して、比較結果の信号を出力する比較回路
と、前記入力電源電圧と閾値電圧とを比較して、前記入
力電源電圧が前記閾値電圧より小さい場合に前記遅延時
間設定用コンデンサを放電させ、前記入力電源電圧が前
記閾値電圧以上の場合に前記遅延時間設定用コンデンサ
の放電を停止する電圧監視回路と、前記比較回路から比
較結果の信号を供給されて、前記遅延時間設定用コンデ
ンサの充電電圧が前記基準電圧より小さい場合には、リ
セットを指示する出力信号を生成し、前記遅延時間設定
用コンデンサの充電電圧が前記基準電圧以上の場合に
は、リセット解除を指示する出力信号を生成する出力回
路とを有する構成とする。
【００１９】
【作用】本発明の遅延リセット回路では、入力電源電圧
が閾値電圧以上に達した時点から、出力信号がリセット
を指示する信号からリセット解除を指示する信号に変化
するまでの遅延時間は、遅延時間設定用コンデンサを基
準電圧まで充電する充電時間により決まる。
【００２０】本発明では、入力電源電圧により変化する
基準電圧に比例して充電電流が変化する構成とすること
により、入力電源電圧の値に依存しない遅延時間を得る
ことができる。これにより、基準電圧を定電圧とする必
要がなく、充電電流を定電流とする必要がないため、基
準電圧を生成する基準電圧生成回路と充電電流を生成す
る充電電流生成回路を、簡略な回路で構成することがで
きる。
【００２１】このため、入力電源電圧に依存しない基準
電圧源と定電流源を必要とする従来の遅延リセット回路
に比べて、大幅に回路を簡略化することを可能とする。
【００２２】
【実施例】図１は本発明の一実施例の遅延リセット回路
１の回路図を示す。図１において、図３と同一構成部分
には、同一符号を付し、適宜説明を省略する。遅延リセ
ット回路１は、例えば、同一半導体チップ上に形成され
た集積回路として構成される。
【００２３】遅延リセット回路２０は、基準電圧生成回
路２、充電電流生成回路３、遅延時間設定用コンデンサ
Ｃd 、ヒステリシス特性を有するコンパレータ（比較回
路）１１、電圧監視回路１２、出力トランジスタＱO 及
び出力抵抗ＲL からなる出力回路１３から構成されてい
る。
【００２４】ＧＮＤ端子は接地されており、電源端子Ｔ
VIN には電源電圧ＶINが供給される。負論理のリセット
出力端子（ＲＥＳＥＴ＊）からは、ローレベル（０Ｖ）
でリセットを指示する出力信号（出力電圧ＶRO）が出力
される。基準電圧生成回路２は、ダイオード接続のＮＰ
Ｎ型トランジスタＱ1 ，抵抗Ｒ 1 ，Ｒ2 、カレントミラ
ー回路を構成するＮＰＮ型トランジスタＱ2 ，Ｑ3 、エ
ミッタから基準電圧Ｖ2 を出力するＮＰＮ型トランジス
タＱ5 から構成される。
【００２５】ダイオード接続のトランジスタＱ1 ，抵抗
Ｒ1 ，Ｒ2 ，ダイオード接続のトランジスタＱ2 は、電
源電圧ＶINが供給される電源端子ＴVIN とＧＮＤ端子間
に直列に接続されている。カレントミラー回路を構成す
るトランジスタＱ2 ，Ｑ3 の共通エミッタは接地されて
いる。トランジスタＱ2 ，Ｑ3 のエミッタ面積比は１対
１に設定されている。トランジスタＱ5 のベースは抵抗
Ｒ1 とＲ2 の接続点に接続され、コレクタは電源端子Ｔ
VIN に接続され、エミッタはトランジスタＱ3のコレク
タ及びコンパレータ１１のプラス入力端子に接続されて
いる。トランジスタＱ5 のエミッタから基準電圧Ｖ2 が
生成されて、コンパレータ１１のプラス入力端子に供給
される。
【００２６】充電電流生成回路３は、ＮＰＮ型トランジ
スタＱ1 ，抵抗Ｒ1 ，Ｒ2 、カレントミラー回路を構成
するＮＰＮ型トランジスタＱ2 ，Ｑ4 、トランジスタＱ
4 のコレクタから電流を供給されカレントミラー回路を
構成するＰＮＰ型トランジスタＱ6 ，Ｑ7 から構成され
る。
【００２７】トランジスタＱ2 とカレントミラー回路を
構成するトランジスタＱ4 のエミッタは、接地されてい
る。トランジスタＱ2 ，Ｑ4 のエミッタ面積比は１対１
に設定されている。カレントミラー回路を構成するトラ
ンジスタＱ6 ，Ｑ7 の共通エミッタは電源端子ＴVIN に
接続されている。トランジスタＱ6 のコレクタはトラン
ジスタＱ4 のコレクタに接続されている。トランジスタ
Ｑ7 のエミッタ面積は、トランジスタＱ6 のＮ倍に設定
されている。トランジスタＱ7 のコレクタがコンデンサ
Ｃd のプラス側電極及びコンパレータ１１のマイナス入
力端子に接続されている。トランジスタＱ7 のコレクタ
電流が、コンデンサＣd の充電電流Ｉdとして生成され
る。
【００２８】電源電圧ＶINが閾値電圧ＶTH以上となり、
電圧監視回路１２によるコンデンサＣd の放電が停止さ
れた時点から、充電電流Ｉd によりコンデンサＣd の充
電が開始される。Ｖ2 ＞ＶCdの場合、コンパレータ１１
がプラスの出力電圧を生成してトランジスタＱO がオン
となり、出力電圧ＶROはリセットを指示するレベル（リ
セットレベル）である０Ｖとなる。Ｖ2 ≦ＶCdの場合、
コンパレータ１１の出力電圧が０ＶでトランジスタＱO
がオフとなり、出力電圧ＶROはリセット解除を指示する
レベル（リセット解除レベル）であるＨレベル（＝電源
電圧ＶIN）となる。
【００２９】次に、遅延リセット回路１の詳しい動作に
ついて説明する。ここで、電源電圧ＶINが定常値である
場合で説明する。抵抗Ｒ2 の電流をＩ1 とすると、抵抗
Ｒ1と抵抗Ｒ2 の接続点の電圧Ｖ1 は、下記(3) 式で表
せる。 Ｖ1 ＝ＶBE2 ＋Ｉ1 ・Ｒ2 (3) また、電流Ｉ1 は、下記(4) 式で表せる。
【００３０】 Ｉ1 ＝（ＶIN−ＶBE1 −ＶBE1 ）／（Ｒ1 ＋Ｒ2 ） (4) ここで、ＶBE1 ，ＶBE2 は、夫々、トランジスタＱ1 ，
Ｑ2 のベース・エミッタ間電圧である。また、トランジ
スタＱ5 のエミッタの電圧，即ち、基準電圧Ｖ2 は、前
記(3)式を用いて、下記(5) 式で表せる。ここで、Ｖ
BE5 は、トランジスタＱ5 のベース・エミッタ間電圧で
ある。
【００３１】 Ｖ2 ＝Ｖ1 −ＶBE5 ＝ＶBE2 −ＶBE5 ＋Ｉ1 ・Ｒ2 (5) カレントミラー回路のトランジスタＱ2 ，Ｑ3 はエミッ
タ面積が１対１でありコレクタ電流が等しくなる。トラ
ンジスタＱ2 のコレクタ電流は、Ｉ1 にほぼ等しい。ま
た、トランジスタＱ5 のコレクタ電流Ｉ5 は、トランジ
スタＱ3 のコレクタ電流とほぼ等しい。このため、トラ
ンジスタＱ5 のコレクタ電流Ｉ5 は、トランジスタＱ2
のコレクタ電流とほぼ等しくなり、Ｉ5 ≒Ｉ1 となる。
また、トランジスタＱ2 とトランジスタＱ5 は、同一半
導体チップ上に形成された特性の等しいトランジスタで
ある。このため、ＶBE2 ≒ＶBE5 となる。従って、前記
(5) 式より、Ｖ2 は、下記(6) 式で表せる。
【００３２】 Ｖ2 ＝Ｉ1 ・Ｒ2 (6) また、カレントミラー回路のトランジスタＱ2 ，Ｑ4 は
エミッタ面積が１対１でありコレクタ電流が等しくな
る。トランジスタＱ6 のコレクタ電流は、トランジスタ
Ｑ4 のコレクタ電流にほぼ等しい。トランジスタＱ6 ，
Ｑ7 のエミッタ面積比はＮであるため、トランジスタＱ
7 のコレクタ電流，即ち、充電電流Ｉd は、下記(7) 式
となる。
【００３３】 Ｉd ＝Ｎ・Ｉ6 ＝Ｎ・Ｉ1 (7) 遅延時間ｔd は、前記(2) 式と同様に、下記(8) 式で表
せる。 ｔd ＝（Ｃd ・Ｖ2 ）／Ｉd (8) (8) 式に、(6) 式，(7) 式を代入して、下記(9) 式とな
る。
【００３４】 ｔd ＝（Ｃd ・Ｉ1 ・Ｒ2 ）／Ｎ・Ｉ1 ＝（Ｃd ・Ｒ2 ）／Ｎ (9) (9) 式で示されるように、遅延時間ｔd は、コンデンサ
Ｃd の容量Ｃd ，抵抗Ｒ2 、エミッタ面積比Ｎのみで決
まり、電源電圧ＶINに依存しない。
【００３５】今、電源電圧ＶINが定常状態にあるとき
に、何らかの理由で電源電圧ＶINが閾値電圧ＶTHを下回
った場合を考える。この場合、電圧監視回路１２は、電
源電圧ＶINが閾値電圧ＶTHを下回ったことを検出して、
コンデンサＣd を放電させる。これにより極短時間で、
ＶCd＝０Ｖとなる。従って、電源電圧ＶINが閾値電圧Ｖ
THを下回った直後に、出力電圧ＶROがＨレベルから０Ｖ
（リセット指示レベル）となり、遅延リセット回路１は
リセット指示状態となる。
【００３６】この後、電源電圧ＶINが閾値電圧ＶTH以上
に回復すると、電圧監視回路１２はコンデンサＣd の放
電を停止し、(7) 式で決まる充電電流Ｉd でコンデンサ
Ｃdの充電が開始される。これにより、電源電圧ＶINの
回復時点から(9) 式で決まる遅延時間ｔd の経過後に、
出力電圧ＶROが０ＶからＨレベルになり、遅延リセット
回路１はリセット指示解除状態となる。前記のように、
電源電圧ＶINの値に依存しない遅延時間ｔd を得ること
ができる。
【００３７】また、遅延リセット回路１の、電源投入時
における動作は、図３の回路と同様であり、電源投入時
点からの電源電圧ＶINの時間変化と、出力電圧ＶROの時
間変化は、夫々、図４（Ａ），図４（Ｂ）と同様であ
る。即ち、電源電圧ＶINが閾値電圧ＶTHに達した時点か
らｔd 経過した時点で、出力電圧ＶROが０ＶからＨレベ
ルに変化して、リセット指示解除状態となる。
【００３８】但し、電源電圧ＶINが定常値に達する前
は、充電電流Ｉd は定常値よりも少し小さくなるが、電
源電圧ＶINが閾値電圧ＶTHから定常値に達するまでの時
間に比べて遅延時間ｔd が十分大きい場合、遅延時間ｔ
d の値への影響はほとんどない。
【００３９】上記のように、本実施例の遅延リセット回
路１では、電源電圧ＶINにより変化する基準電圧Ｖ2 に
比例して充電電流Ｉd が変化する構成とすることによ
り、電源電圧ＶINの値に依存しない遅延時間ｔd を得る
ことができる。基準電圧Ｖ2 を定電圧とする必要がな
く、充電電流Ｉd を定電流とする必要がないため、基準
電圧Ｖ2 を生成する基準電圧生成回路２と充電電流Ｉd
を生成する充電電流生成回路３を合わせた回路を、トラ
ンジスタ７個と抵抗２個の簡略な回路で構成することが
できる。
【００４０】このため、基準電圧源２３、定電流源２
１，２２夫々にトランジスタ６個程度を必要とする従来
の遅延リセット回路２０に比べて、大幅に回路を簡略化
することができる。なお、トランジスタＱ2 とトランジ
スタＱ4 のエミッタ面積比をＮに設定し、トランジスタ
Ｑ6 とトランジスタＱ7 のエミッタ面積比を１対１に設
定した構成とすることもできる。また、トランジスタＱ
1 には、ＰＮＰ型トランジスタ又はダイオードを用いて
もよい。
【００４１】図２は、本発明の一実施例の遅延リセット
回路１の変形例としての遅延リセット回路１M の回路図
を示す。図２において、図１と同一構成部分には、同一
符号を付し、適宜説明を省略する。図２の遅延リセット
回路１M では、基準電圧生成回路２と充電電流生成回路
３の代わりに、基準電圧生成回路２M と充電電流生成回
路３M が設けられている。
【００４２】遅延時間設定用コンデンサＣd を電源端子
ＴVIN とコンパレータ１１M のプラス入力端子間に配置
し、充電電流生成回路３M で生成した充電電流Ｉd をコ
ンデンサＣd のマイナス側電極から流し出す。また、基
準電圧生成回路２M は、基準電圧Ｖ2Mを電源端子ＴVIN
とコンパレータ１１M のマイナス入力端子間に供給する
構成である。
【００４３】トランジスタＱ1M〜Ｑ7Mは、図１の回路の
トランジスタＱ1 〜Ｑ7 に対応し、かつ、極性が反対の
関係（ＮＰＮ型とＰＮＰ型の関係）となっている。ま
た、抵抗Ｒ1M，Ｒ2Mは、抵抗Ｒ1 ，Ｒ2 に対応する。抵
抗Ｒ2Mの電流Ｉ1Mは電流Ｉ1 に対応する。
【００４４】基準電圧生成回路２M は、基準電圧生成回
路２と同様にして、電源端子ＴVINとコンパレータ１１
M のマイナス入力端子間に基準電圧Ｖ2Mを生成する。前
記(6) 式と同様に、基準電圧Ｖ2Mは、下記(10)式で表せ
る。 Ｖ2M＝Ｉ1M・Ｒ2M (10) 充電電流生成回路３M は、充電電流生成回路３と同様に
して、コンデンサＣdのマイナス電極から引き込む向き
の充電電流Ｉd を生成する。充電電流Ｉd により、コン
デンサＣd の両端に充電電圧ＶCdが発生する。
【００４５】前記(7) 式と同様に、充電電流Ｉd は、下
記(11)式で表せる。 Ｉd ＝Ｎ・Ｉ1M (11) コンパレータ１１M のマイナス入力端子の電圧（ＧＮＤ
端子を基準として）は、ＶIN−Ｖ2Mとなり、コンパレー
タ１１M のプラス入力端子の電圧（ＧＮＤ端子を基準と
して）は、ＶIN−ＶCdとなる。
【００４６】Ｖ2M＞ＶCdのとき、コンパレータ１１M は
プラスの出力電圧を出力し、出力電圧ＶROはリセットレ
ベルの０Ｖとなる。Ｖ2M≦ＶCdのとき、コンパレータ１
１Mの出力電圧は０Ｖとなり、出力電圧ＶROはリセット
解除レベルのＨレベル（電源電圧ＶIN）となる。
【００４７】電源電圧監視回路１２M は、電源電圧ＶIN
が閾値電圧ＶTH未満のとき、コンデンサＣd を放電させ
て、ＶCd＝０Ｖとし、電源電圧ＶINが閾値電圧ＶTH以上
のとき、コンデンサＣd の放電を停止する。遅延時間ｔ
d の値は、図１の遅延リセット回路１と同様に、下記(1
2)式で表せ、電源電圧ＶINに依存しない。
【００４８】 ｔd ＝（Ｃd ・Ｒ2M）／Ｎ (12) 遅延リセット回路１M は、図１の遅延リセット回路１と
同様に動作する。即ち、電源電圧ＶINが閾値電圧ＶTHに
達しないときに出力電圧ＶROが０Ｖでリセット指示状態
となり、電源電圧ＶINが閾値電圧ＶTHに達した時点から
遅延時間ｔd 遅延した時点で電圧ＶROが０ＶからＨレベ
ルに変化してリセット指示解除状態となる。
【００４９】
【発明の効果】上述の如く、本発明によれば、入力電源
電圧により変化する基準電圧に比例して充電電流が変化
する構成により、入力電源電圧の値に依存しない遅延時
間を得ることができ、基準電圧と充電電流を入力電源電
圧に対して安定化する必要がないため、基準電圧生成回
路と充電電流生成回路を簡略な回路で構成することがで
きる。このため、入力電源電圧に依存しない基準電圧源
と定電流源を必要とする従来の遅延リセット回路に比べ
て、大幅に回路を簡略化することができる。
【図面の簡単な説明】
【図１】本発明の一実施例の遅延リセット回路の回路図
である。
【図２】本発明の一実施例の変形例としての遅延リセッ
ト回路の回路図である。
【図３】従来の一例の遅延リセット回路の回路図であ
る。
【図４】電源投入時における、電源電圧と出力電圧の関
係の説明図である。
【符号の説明】
１，１M 遅延リセット回路 ２，２M 基準電圧生成回路 ３，３M 充電電流生成回路 １１，１１M コンパレータ １２ 電圧監視回路 １３ 出力回路 Ｃd 遅延時間設定用コンデンサ ＴVIN 電源端子 ＲＥＳＥＴ＊ リセット出力端子 ＶIN 電源電圧 ＶRO 出力電圧

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 入力電源電圧に依存した基準電圧を生成
    する基準電圧生成回路と、 前記基準電圧に比例した充電電流を生成する充電電流生
    成回路と、 前記充電電流により充電される遅延時間設定用コンデン
    サの充電電圧と前記基準電圧とを比較して、比較結果の
    信号を出力する比較回路と、 前記入力電源電圧と閾値電圧とを比較して、前記入力電
    源電圧が前記閾値電圧より小さい場合に前記遅延時間設
    定用コンデンサを放電させ、前記入力電源電圧が前記閾
    値電圧以上の場合に前記遅延時間設定用コンデンサの放
    電を停止する電圧監視回路と、 前記比較回路から比較結果の信号を供給されて、前記遅
    延時間設定用コンデンサの充電電圧が前記基準電圧より
    小さい場合には、リセットを指示する出力信号を生成
    し、前記遅延時間設定用コンデンサの充電電圧が前記基
    準電圧以上の場合には、リセット解除を指示する出力信
    号を生成する出力回路とを有することを特徴とする遅延
    リセット回路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006166305A (ja) * 2004-12-10 2006-06-22 Mitsubishi Electric Corp 半導体回路

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JP2006166305A (ja) * 2004-12-10 2006-06-22 Mitsubishi Electric Corp 半導体回路

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