JPH0831474B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0831474B2 JPH0831474B2 JP63140690A JP14069088A JPH0831474B2 JP H0831474 B2 JPH0831474 B2 JP H0831474B2 JP 63140690 A JP63140690 A JP 63140690A JP 14069088 A JP14069088 A JP 14069088A JP H0831474 B2 JPH0831474 B2 JP H0831474B2
- Authority
- JP
- Japan
- Prior art keywords
- emitter
- region
- silicon layer
- layer
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 〔概 要〕 半導体装置の製造方法、特に電流増幅率の異なる複数
のバイポーラトランジスタを具備する半導体装置の製造
方法に関し、 工程が簡略化される製造方法を提供することを目的と
し、 一導電型ベース領域上の絶縁膜にエミッタ窓を開孔
し、該エミッタ窓内を含む該絶縁膜上にノンドープ・シ
リコン層を形成し、該ノンドープ・シリコン層の上層部
に選択的に反対導電型不純物を導入し、熱処理により該
反対導電型不純物を該エミッタ窓を介し且つ該シリコン
層のノンドープ領域を介して該ベース領域内へ拡散させ
て該ベース領域内に反対導電型エミッタ領域を形成する
工程を用いて一半導体基板上に複数のバイポーラトラン
ジスタを形成する工程を含み、且つ複数のエミッタ窓の
開孔幅を変え、該エミッタ窓の開孔幅と該シリコン層の
厚さとの兼ね合いにより該エミッタ領域の深さを制御し
て、小さい開孔幅のエミッタ窓の下部に、大きい開孔幅
のエミッタ窓の下部に形成される第２のエミッタ領域よ
りも浅い第１のエミッタ領域を形成する構成を有する。
のバイポーラトランジスタを具備する半導体装置の製造
方法に関し、 工程が簡略化される製造方法を提供することを目的と
し、 一導電型ベース領域上の絶縁膜にエミッタ窓を開孔
し、該エミッタ窓内を含む該絶縁膜上にノンドープ・シ
リコン層を形成し、該ノンドープ・シリコン層の上層部
に選択的に反対導電型不純物を導入し、熱処理により該
反対導電型不純物を該エミッタ窓を介し且つ該シリコン
層のノンドープ領域を介して該ベース領域内へ拡散させ
て該ベース領域内に反対導電型エミッタ領域を形成する
工程を用いて一半導体基板上に複数のバイポーラトラン
ジスタを形成する工程を含み、且つ複数のエミッタ窓の
開孔幅を変え、該エミッタ窓の開孔幅と該シリコン層の
厚さとの兼ね合いにより該エミッタ領域の深さを制御し
て、小さい開孔幅のエミッタ窓の下部に、大きい開孔幅
のエミッタ窓の下部に形成される第２のエミッタ領域よ
りも浅い第１のエミッタ領域を形成する構成を有する。
本発明は半導体装置の製造方法、特に電流増幅率の異
なる複数のバイポーラトランジスタを具備する半導体装
置の製造方法に関する。
なる複数のバイポーラトランジスタを具備する半導体装
置の製造方法に関する。
ニーズ、機能の多様化、高性能化に伴い、バイポーラ
トランジスタの電流増幅率（hFE）にも多種の要求が出
てきており、一基板上にhFEの大きさの異なるバイポー
ラトランジスタが併設されて回路構成がなされた半導体
ICが要求されている。
トランジスタの電流増幅率（hFE）にも多種の要求が出
てきており、一基板上にhFEの大きさの異なるバイポー
ラトランジスタが併設されて回路構成がなされた半導体
ICが要求されている。
しかしコスト競争の激しい半導体分野においては、製
造工程を増やして上記要求に応えるわけにはいかず、工
程増を伴わない製造方法の開発が望まれている。
造工程を増やして上記要求に応えるわけにはいかず、工
程増を伴わない製造方法の開発が望まれている。
バイポーラトランジスタにおいて、hFEの大きさの異
なるトランジスタは、 エミッタの深さを変えて、ベースの残り幅を変化させ
る。
なるトランジスタは、 エミッタの深さを変えて、ベースの残り幅を変化させ
る。
エミッタの濃度を変えて、エミッタの注入効率を変化
させる。
させる。
ベースの深さを変えて、ベースの残り幅を変化させ
る。
る。
ベースの濃度を変えて、、エミッタの注入効率を変化
させる。
させる。
等によって形成される。
従来の製造方法においては、上記手段を達成するため
に、例えばエミッタ或いはベースの深さを変えるには不
純物の拡散温度を変化させる、エミッタ或いはベースの
濃度を変えるには２度の不純物イオン注入を行う等、工
程数を増すことによって対処していた。
に、例えばエミッタ或いはベースの深さを変えるには不
純物の拡散温度を変化させる、エミッタ或いはベースの
濃度を変えるには２度の不純物イオン注入を行う等、工
程数を増すことによって対処していた。
しかし上記工程数の増大を伴う従来の製造方法におい
ては、工程手番及び製造コストの増大が避けられないた
めに、納期短縮、低コスト化の面で問題を生じていた。
ては、工程手番及び製造コストの増大が避けられないた
めに、納期短縮、低コスト化の面で問題を生じていた。
そこで本発明は、工程が簡略化される製造方法の提供
を目的とする。
を目的とする。
上記課題は、一導電型ベース領域上の絶縁膜にエミッ
タ窓を開孔し、該エミッタ窓内を含む該絶縁膜上にノン
ドープ・シリコン層を形成し、該ノンドープ・シリコン
層の上層部に選択的に反対導電型不純物を導入し、熱処
理により該反対導電型不純物を該エミッタ窓を介し且つ
該シリコン層のノンドープ領域を介して該ベース領域内
へ拡散させて該ベース領域内に反対導電型エミッタ領域
を形成する工程を用いて一半導体基板上に複数のバイポ
ーラトランジスタを形成する工程を含み、且つ複数のエ
ミッタ窓の開孔幅を変え、該エミッタ窓の開孔幅と該シ
リコン層の厚さとの兼ね合いにより該エミッタ領域の深
さを制御して、小さい開孔幅のエミッタ窓の下部に、大
きい開孔幅のエミッタ窓の下部に形成される第２のエミ
ッタ領域よりも浅い第１のエミッタ領域を形成する本発
明による半導体装置の製造方法によって解決される。
タ窓を開孔し、該エミッタ窓内を含む該絶縁膜上にノン
ドープ・シリコン層を形成し、該ノンドープ・シリコン
層の上層部に選択的に反対導電型不純物を導入し、熱処
理により該反対導電型不純物を該エミッタ窓を介し且つ
該シリコン層のノンドープ領域を介して該ベース領域内
へ拡散させて該ベース領域内に反対導電型エミッタ領域
を形成する工程を用いて一半導体基板上に複数のバイポ
ーラトランジスタを形成する工程を含み、且つ複数のエ
ミッタ窓の開孔幅を変え、該エミッタ窓の開孔幅と該シ
リコン層の厚さとの兼ね合いにより該エミッタ領域の深
さを制御して、小さい開孔幅のエミッタ窓の下部に、大
きい開孔幅のエミッタ窓の下部に形成される第２のエミ
ッタ領域よりも浅い第１のエミッタ領域を形成する本発
明による半導体装置の製造方法によって解決される。
第１図（ａ）〜（ｃ）は本発明の原理を示す工程断面
図である。
図である。
本発明の方法においては同図（ａ）に示すように、深
さの等しい複数の例えばｐ型ベース領域（2A）、（2B）
が形成された半導体基板（１）上の絶縁膜（３）に、開
孔幅の異なる複数のエミッタ窓（4A）、（4B）等を形成
し、該エミッタ窓内を含む絶縁膜（３）上に所定厚さの
ノンドープ・シリコン層（５）を形成する。このように
すると、エミッタ窓（4A）、（4B）の開孔幅（WA）、
（WB）とシリコン層（５）の厚さとの兼ね合いにより開
孔幅の小さいエミッタ窓（4A）上のシリコン層（5A）の
厚さtAが開孔幅の大きいエミッタ窓（4B）上のシリコン
層（5B）の厚さtBよりも厚くなる。
さの等しい複数の例えばｐ型ベース領域（2A）、（2B）
が形成された半導体基板（１）上の絶縁膜（３）に、開
孔幅の異なる複数のエミッタ窓（4A）、（4B）等を形成
し、該エミッタ窓内を含む絶縁膜（３）上に所定厚さの
ノンドープ・シリコン層（５）を形成する。このように
すると、エミッタ窓（4A）、（4B）の開孔幅（WA）、
（WB）とシリコン層（５）の厚さとの兼ね合いにより開
孔幅の小さいエミッタ窓（4A）上のシリコン層（5A）の
厚さtAが開孔幅の大きいエミッタ窓（4B）上のシリコン
層（5B）の厚さtBよりも厚くなる。
同図は小さいエミッタ窓（4A）の開孔幅が（WA）がシ
リコン層の成長厚さ（ｔ）の２倍以下に、大きいエミッ
タ窓（4B）の開孔幅（WB）がシリコン層の成長厚さ
（ｔ）の２倍より大幅に大きく制御された典型的な例で
ある。
リコン層の成長厚さ（ｔ）の２倍以下に、大きいエミッ
タ窓（4B）の開孔幅（WB）がシリコン層の成長厚さ
（ｔ）の２倍より大幅に大きく制御された典型的な例で
ある。
このように、ノンドープ・シリコン層（５）を形成し
た後、本発明の方法においては同図（ｂ）に示すように
ノンドープ・シリコン層（５）の上層部に選択的にエミ
ッタ形成用の不純物例えば砒素（As+）をイオン注入
（I.I）により導入する。（６）はAs導入層を示す。
た後、本発明の方法においては同図（ｂ）に示すように
ノンドープ・シリコン層（５）の上層部に選択的にエミ
ッタ形成用の不純物例えば砒素（As+）をイオン注入
（I.I）により導入する。（６）はAs導入層を示す。
そして高温の短時間熱処理を行い、エミッタ窓（4A）
及び（4B）の上部のAs導入層（６）からエミッタ窓（4
A）、（4B）を介し且つ該エミッタ窓（4A）、（4B）上
のシリコン層（5A）、（5B）を通してベース領域（2
A）、（2B）内へ不純物を拡散させ、同図（ｃ）に示す
ように、エミッタ窓（4A）、（4B）の下部にn+型を有す
る第１のエミッタ領域（7A）、第２のエミッタ領域（7
B）を形成する。この際前記のようにシリコン層（5A）
の厚さtAが厚く形成されておりベース領域（2A）までの
不純物の拡散距離が長い小さい開孔幅のエミッタ窓（4
A）の下部には浅い第１のエミッタ領域（7A）が、シリ
コン層（5B）の厚さtBが薄く形成されていてベース領域
（2B）までの拡散距離の短い大きい開孔幅のエミッタ窓
（4B）の下部には深い第２のエミッタ領域（7B）が形成
される。
及び（4B）の上部のAs導入層（６）からエミッタ窓（4
A）、（4B）を介し且つ該エミッタ窓（4A）、（4B）上
のシリコン層（5A）、（5B）を通してベース領域（2
A）、（2B）内へ不純物を拡散させ、同図（ｃ）に示す
ように、エミッタ窓（4A）、（4B）の下部にn+型を有す
る第１のエミッタ領域（7A）、第２のエミッタ領域（7
B）を形成する。この際前記のようにシリコン層（5A）
の厚さtAが厚く形成されておりベース領域（2A）までの
不純物の拡散距離が長い小さい開孔幅のエミッタ窓（4
A）の下部には浅い第１のエミッタ領域（7A）が、シリ
コン層（5B）の厚さtBが薄く形成されていてベース領域
（2B）までの拡散距離の短い大きい開孔幅のエミッタ窓
（4B）の下部には深い第２のエミッタ領域（7B）が形成
される。
このように本発明の方法によれば、１回の固相拡散工
程により深さの異なる複数のエミッタ領域が形成できる
ので、異なるhFEを有する複数のバイポーラトランジス
タを有する半導体装置の製造工程が大幅に簡略化され
る。
程により深さの異なる複数のエミッタ領域が形成できる
ので、異なるhFEを有する複数のバイポーラトランジス
タを有する半導体装置の製造工程が大幅に簡略化され
る。
以下本発明を、ポリSi引出しベース電極を備えたアイ
ソプレーナ型を有し、hFE値の異なる複数のバイポーラ
トランジスタを具備する半導体装置を製造する際の一実
施例について、 第２図（ａ）〜（ｆ）に示す工程断面図を参照して具体
的に説明する。
ソプレーナ型を有し、hFE値の異なる複数のバイポーラ
トランジスタを具備する半導体装置を製造する際の一実
施例について、 第２図（ａ）〜（ｆ）に示す工程断面図を参照して具体
的に説明する。
第２図（ａ）参照 先ず通常のバイポーラトランジスタの形成方法に従
い、コレクタとなるｎ型半導体基体11の表面部に、選択
酸化法により小型の低いhFEを有するバイポーラトラン
ジスタ（Tr1）が形成される例えば幅３μｍ程度の領域1
2A、及び大型の高いhFEを有するバイポーラトランジス
タ（Tr2）が形成される例えば幅５μｍ程度の領域12Bを
分離画定するフィールド酸化膜13を形成する。
い、コレクタとなるｎ型半導体基体11の表面部に、選択
酸化法により小型の低いhFEを有するバイポーラトラン
ジスタ（Tr1）が形成される例えば幅３μｍ程度の領域1
2A、及び大型の高いhFEを有するバイポーラトランジス
タ（Tr2）が形成される例えば幅５μｍ程度の領域12Bを
分離画定するフィールド酸化膜13を形成する。
第２図（ｂ）参照 次いで該基板上に厚さ0.5μｍ程度の厚さを有するポ
リSi層を形成し、該ポリSi層に例えば硼素（Ｂ）を高濃
度に導入して導電性を付与した後、該ポリSi層上に熱酸
化或いはCVD法により厚さ2000Å程度の二酸化シリコン
（SiO2）膜を形成し、通常の方法で所定のパターニング
を行って、第１及び第２のトランジスタ形成領域12A及
び12B縁部を覆って絶縁膜13上に延在し、且つ上部にSiO
2膜16aを有する額縁状の第１及び第２のポリSiベース引
出し電極15A及び15Bを形成する。ここで第１のポリSiベ
ース引出し電極15Aの基板面を表出する開孔幅W1は例え
ば0.8μｍ程度に、第２のポリSiベース引出し電極15Bの
基板面を表出する開孔幅W2は３μｍ程度に形成される。
リSi層を形成し、該ポリSi層に例えば硼素（Ｂ）を高濃
度に導入して導電性を付与した後、該ポリSi層上に熱酸
化或いはCVD法により厚さ2000Å程度の二酸化シリコン
（SiO2）膜を形成し、通常の方法で所定のパターニング
を行って、第１及び第２のトランジスタ形成領域12A及
び12B縁部を覆って絶縁膜13上に延在し、且つ上部にSiO
2膜16aを有する額縁状の第１及び第２のポリSiベース引
出し電極15A及び15Bを形成する。ここで第１のポリSiベ
ース引出し電極15Aの基板面を表出する開孔幅W1は例え
ば0.8μｍ程度に、第２のポリSiベース引出し電極15Bの
基板面を表出する開孔幅W2は３μｍ程度に形成される。
次いで通常通り1000℃程度の熱処理により、上記各ベ
ース引出し電極から各トランジスタ形成領域12A、12Bに
Ｂを固相拡散させp+型外部ベース領域17A及び17Bを形成
し、次いでベース引出し電極15A、15Bをマスクにし硼素
（Ｂ）を導入して上記トランジスタ形成領域12A及び12B
に例えば0.3〜0.4μｍ程度の等しい深さ、及び５×1018
cm-3程度の不純物濃度を有するｐ型の第１のベース領域
14A及び第２のベース領域14Bを形成する。
ース引出し電極から各トランジスタ形成領域12A、12Bに
Ｂを固相拡散させp+型外部ベース領域17A及び17Bを形成
し、次いでベース引出し電極15A、15Bをマスクにし硼素
（Ｂ）を導入して上記トランジスタ形成領域12A及び12B
に例えば0.3〜0.4μｍ程度の等しい深さ、及び５×1018
cm-3程度の不純物濃度を有するｐ型の第１のベース領域
14A及び第２のベース領域14Bを形成する。
ここで14A及び14Bは真性ベースまたは内部ベース領域
と呼ばれるようになる。
と呼ばれるようになる。
第２図（ｃ）参照 次いで上記基板上にCVD法により厚さ2000Å程度のSiO
2膜を形成し通常通りリアクティブイオンエッチング処
理によりベース引出し電極15A及び15Bの開孔の側面にSi
O2膜によるサイドウォール16bを形成し、ベース引出し
電極15A及び15Bの表面を絶縁する。なおこの時点で第１
のベース領域12Aを表出する開孔17Aの幅W11は約0.4μｍ
に、また第２のベース領域12Bを表出する開孔17Bの幅W
12は約2.6μｍ程度となる。
2膜を形成し通常通りリアクティブイオンエッチング処
理によりベース引出し電極15A及び15Bの開孔の側面にSi
O2膜によるサイドウォール16bを形成し、ベース引出し
電極15A及び15Bの表面を絶縁する。なおこの時点で第１
のベース領域12Aを表出する開孔17Aの幅W11は約0.4μｍ
に、また第２のベース領域12Bを表出する開孔17Bの幅W
12は約2.6μｍ程度となる。
第２図（ｄ）参照 次いで、CVD法により上記基板上に0.2〜0.3μｍ程度
のノンドープ・ポリSi層18を形成する。ここで、ベース
領域12Aを表出する開孔幅の小さい開孔17AはポリSi層18
によって完全に埋められて上部のポリSi層18はほぼ平坦
になり、該開孔17A上には開孔17Aの深さにポリSi層18の
厚さが加算された約0.9〜１μｍ程度の厚さt1を有する
ノンドープ・ポリSi層18が堆積された状態になり、ベー
ス領域12Bを表出する開孔幅の著しく大きい開孔17B上に
は形成厚さに等しい0.2〜0.3μｍ程度の厚さt2を有する
ノンドープ・ポリSi層18が堆積される。
のノンドープ・ポリSi層18を形成する。ここで、ベース
領域12Aを表出する開孔幅の小さい開孔17AはポリSi層18
によって完全に埋められて上部のポリSi層18はほぼ平坦
になり、該開孔17A上には開孔17Aの深さにポリSi層18の
厚さが加算された約0.9〜１μｍ程度の厚さt1を有する
ノンドープ・ポリSi層18が堆積された状態になり、ベー
ス領域12Bを表出する開孔幅の著しく大きい開孔17B上に
は形成厚さに等しい0.2〜0.3μｍ程度の厚さt2を有する
ノンドープ・ポリSi層18が堆積される。
なおこの図以降は、SiO2膜16aとSiO2膜サイドウォー
ル16bを合わせてSiO2膜16と表示する。
ル16bを合わせてSiO2膜16と表示する。
次いで、例えば注入電圧50KeV、ドーズ量１×1016cm
-2程度の条件でエミッタ不純物であるAs+をノンドープ
・ポリSi層18の上層部に選択的にイオン注入する。19は
As+注入領域を示す。
-2程度の条件でエミッタ不純物であるAs+をノンドープ
・ポリSi層18の上層部に選択的にイオン注入する。19は
As+注入領域を示す。
第２図（ｅ）参照 次いで例えば1150℃、20秒程度の高温短時間熱処理に
より、上記ノンドープ・ポリSi層18上層部即ちAs+注入
領域19に導入されたAsを、その下部のノンドープ・ポリ
Si層18を経て真性ベース領域12A及び12B内へ急速に拡散
させる。この拡散により0.9〜１μｍ程度の厚いポリSi
層18を上部に有する開孔17A直下の真性ベース領域12A内
には不純物濃度1020cm-3程度、深さ（d1）が0.15μｍ程
度の第１のn+型エミッタ領域20Aが、0.2〜0.3μｍ程度
の薄いポリSi層18を上部に有する開孔17B直下の真性ベ
ース領域12B内には不純物濃度1020cm-3程度、深さ
（d2）が0.25〜0.3μｍ程度の第２のn+型エミッタ領域2
0Bが形成される。
より、上記ノンドープ・ポリSi層18上層部即ちAs+注入
領域19に導入されたAsを、その下部のノンドープ・ポリ
Si層18を経て真性ベース領域12A及び12B内へ急速に拡散
させる。この拡散により0.9〜１μｍ程度の厚いポリSi
層18を上部に有する開孔17A直下の真性ベース領域12A内
には不純物濃度1020cm-3程度、深さ（d1）が0.15μｍ程
度の第１のn+型エミッタ領域20Aが、0.2〜0.3μｍ程度
の薄いポリSi層18を上部に有する開孔17B直下の真性ベ
ース領域12B内には不純物濃度1020cm-3程度、深さ
（d2）が0.25〜0.3μｍ程度の第２のn+型エミッタ領域2
0Bが形成される。
よって第１のバイポーラトランジスタTr1はベースの
残り幅B1が0.15〜0.25μｍ程度となって低hFEに形成さ
れ、第２のバイポーラトランジスタTr2はベースの残り
幅B2が0.1μｍ程度となって高hFEに形成される。
残り幅B1が0.15〜0.25μｍ程度となって低hFEに形成さ
れ、第２のバイポーラトランジスタTr2はベースの残り
幅B2が0.1μｍ程度となって高hFEに形成される。
第２図（ｆ）参照 以後通常の方法により該基板上に配線材料である例え
ばアルミニウム（Al）層を形成し、該Al層とポリSi層18
は同時にパターニングし、n+型のポリSi層18を介してエ
ミッタ領域20A、20Bに接するAlエミッタ配線21A、21B、
及び前記ベース引出し電極15A、15Bを介しての図示しな
いベース配線、ｎ型基体11を介しての図示しないコレク
タ配線等が形成されて、hFEの値の異なる複数のバイポ
ーラトランジスタを一半導体基板上に有する半導体装置
が完成する。
ばアルミニウム（Al）層を形成し、該Al層とポリSi層18
は同時にパターニングし、n+型のポリSi層18を介してエ
ミッタ領域20A、20Bに接するAlエミッタ配線21A、21B、
及び前記ベース引出し電極15A、15Bを介しての図示しな
いベース配線、ｎ型基体11を介しての図示しないコレク
タ配線等が形成されて、hFEの値の異なる複数のバイポ
ーラトランジスタを一半導体基板上に有する半導体装置
が完成する。
なおエミッタ不純物の拡散源に用いるノンドープ・シ
リコン層はシングル・シリコン或いはアモルファス・シ
リコンであっても良い。
リコン層はシングル・シリコン或いはアモルファス・シ
リコンであっても良い。
またシリコン層の上層部への不純物導入は堆積（デポ
ジット）法によってもよい。
ジット）法によってもよい。
なおまた本発明は上記npn型に限らず、pnp型バイポー
ラ半導体装置にも勿論適用される。
ラ半導体装置にも勿論適用される。
以上説明のように本発明によれば、基板上に成長した
シリコン層を介しての不純物の固相拡散によりエミッタ
領域を形成するバイポーラトランジスタの製造方法にお
いて、上記シリコン層の厚さとエミッタ窓の開孔幅との
兼ね合いにより該エミッタ領域の深さを制御して、１回
の固相拡散工程により深さの異なる複数のエミッタ領域
が形成できる。
シリコン層を介しての不純物の固相拡散によりエミッタ
領域を形成するバイポーラトランジスタの製造方法にお
いて、上記シリコン層の厚さとエミッタ窓の開孔幅との
兼ね合いにより該エミッタ領域の深さを制御して、１回
の固相拡散工程により深さの異なる複数のエミッタ領域
が形成できる。
従って本発明によれば、異なるhFEを有する複数のバ
イポーラトランジスタを有する半導体装置の製造工程が
大幅に簡略化され、該半導体装置の原価の低減、製造手
番の短縮に有効である。
イポーラトランジスタを有する半導体装置の製造工程が
大幅に簡略化され、該半導体装置の原価の低減、製造手
番の短縮に有効である。
【図面の簡単な説明】 第１図（ａ）〜（ｃ）は本発明の原理を示す工程断面
図、 第２図（ａ）〜（ｆ）は本発明の一実施例の工程断面
図、である。 図において、 １は半導体基板、 2A、2Bはベース領域、 ３は絶縁膜、 4A、4Bはエミッタ窓、 ５、5A、5Bはノンドープ・シリコン層、 ６はAs導入層、 7A、7Bはn+型エミッタ領域、 tA、tBはシリコン層の厚さ を示す。
図、 第２図（ａ）〜（ｆ）は本発明の一実施例の工程断面
図、である。 図において、 １は半導体基板、 2A、2Bはベース領域、 ３は絶縁膜、 4A、4Bはエミッタ窓、 ５、5A、5Bはノンドープ・シリコン層、 ６はAs導入層、 7A、7Bはn+型エミッタ領域、 tA、tBはシリコン層の厚さ を示す。
Claims (1)
- 【請求項１】一導電型ベース領域上の絶縁膜にエミッタ
窓を開孔し、該エミッタ窓内を含む該絶縁膜上にノンド
ープ・シリコン層を形成し、該ノンドープ・シリコン層
の上層部に選択的に反対導電型不純物を導入し、熱処理
により該反対導電型不純物を該エミッタ窓を介し且つ該
シリコン層のノンドープ領域を介して該ベース領域内へ
拡散させて該ベース領域内に反対導電型エミッタ領域を
形成する工程を用いて一半導体基板上に複数のバイポー
ラトランジスタを形成する工程を含み、 且つ複数のエミッタ窓の開孔幅を変え、該エミッタ窓の
開孔幅と該シリコン層の厚さとの兼ね合いにより該エミ
ッタ領域の深さを制御して、 小さい開孔幅のエミッタ窓の下部に、大きい開孔幅のエ
ミッタ窓の下部に形成される第２のエミッタ領域よりも
浅い第１のエミッタ領域を形成することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63140690A JPH0831474B2 (ja) | 1988-06-08 | 1988-06-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63140690A JPH0831474B2 (ja) | 1988-06-08 | 1988-06-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01309372A JPH01309372A (ja) | 1989-12-13 |
| JPH0831474B2 true JPH0831474B2 (ja) | 1996-03-27 |
Family
ID=15274488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63140690A Expired - Lifetime JPH0831474B2 (ja) | 1988-06-08 | 1988-06-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831474B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5512300A (en) * | 1992-09-15 | 1996-04-30 | Warner-Lambert Company | Prevention of ibuprofen from forming low melting eutectics with other therapeutic agents in solid dosage forms |
-
1988
- 1988-06-08 JP JP63140690A patent/JPH0831474B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01309372A (ja) | 1989-12-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR920009745B1 (ko) | 반도체장치의 제조방법 | |
| JPH0355984B2 (ja) | ||
| KR940009360B1 (ko) | 반도체장치 및 그 제조방법 | |
| JPS6379368A (ja) | ポリシリコンエミッタ及びシリサイド化ベ−スを持った高性能ＢｉＣＭＯＳ構成体の製造方法 | |
| US4045249A (en) | Oxide film isolation process | |
| US4502894A (en) | Method of fabricating polycrystalline silicon resistors in integrated circuit structures using outdiffusion | |
| JPS62290173A (ja) | 半導体集積回路装置の製造方法 | |
| US5719432A (en) | Semiconductor device including bipolar transistor with improved current concentration characteristics | |
| JPS6360549B2 (ja) | ||
| JPH0555593A (ja) | 絶縁ゲート形電界効果トランジスタの製造方法 | |
| JPH0831474B2 (ja) | 半導体装置の製造方法 | |
| US20010055845A1 (en) | Method of production of semiconductor device | |
| JPS6380560A (ja) | 最小数のマスクを使用してバイポ−ラ及び相補型電界効果トランジスタを同時的に製造する方法 | |
| JPH0613606A (ja) | 半導体装置 | |
| JP2746959B2 (ja) | 半導体装置の製造方法 | |
| JP3856968B2 (ja) | 半導体装置の製造方法 | |
| JP2654056B2 (ja) | 半導体装置の製造方法 | |
| JPH0789571B2 (ja) | 半導体記憶装置の製造方法 | |
| JP2708764B2 (ja) | 半導体集積回路およびその製造方法 | |
| JP3848782B2 (ja) | 半導体装置の製造方法 | |
| JPS63278347A (ja) | 半導体装置およびその製造方法 | |
| JPH04152531A (ja) | 半導体装置の製造方法 | |
| JPH03159167A (ja) | 半導体集積回路の製造方法 | |
| JPS63181364A (ja) | 半導体装置の製造方法 | |
| JPH03225833A (ja) | 半導体装置の製造方法 |