JPH0855985A - 電界効果トランジスタ、移相マスクおよび製作方法 - Google Patents

電界効果トランジスタ、移相マスクおよび製作方法

Info

Publication number
JPH0855985A
JPH0855985A JP17370995A JP17370995A JPH0855985A JP H0855985 A JPH0855985 A JP H0855985A JP 17370995 A JP17370995 A JP 17370995A JP 17370995 A JP17370995 A JP 17370995A JP H0855985 A JPH0855985 A JP H0855985A
Authority
JP
Japan
Prior art keywords
gate
phase shift
mask
transparent
field effect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP17370995A
Other languages
English (en)
Other versions
JP3056976B2 (ja
Inventor
Louis L-C Hsu
ルイ・ル＝チェン・シュー
Chang-Ming Hsieh
チャン＝ミン・シエ
Lyndon R Logan
リンドン・ロナルド・ローガン
Jack Allan Mandelman
ジャック・アラン・マンデルマン
Seiki Ogura
オグラ・セイキ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH0855985A publication Critical patent/JPH0855985A/ja
Application granted granted Critical
Publication of JP3056976B2 publication Critical patent/JP3056976B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/611—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H10D64/01304—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H10D64/01326—Aspects related to lithography, isolation or planarisation of the conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Element Separation (AREA)

Abstract

(57)【要約】 【目的】 ＦＥＴ素子、特に浅いトレンチ分離を使用す
るサブミクロンＦＥＴ素子のエッジに沿って生じる漏れ
電流を軽減する、電界効果トランジスタ（ＦＥＴ）素子
の分離設計を提供する。 【構成】 電界効果トランジスタ（ＦＥＴ）素子が、第
１と第２の浅いトレンチのエッジにおいて前記第１と第
２の浅いトレンチ間のチャネル幅を有する浅いトレンチ
分離構造によって分離される。ゲート（１４）は、第１
と第２の浅いトレンチ間のチャネル幅を横切って延び
る。ゲートは、前記エッジにおいて第１の長さを有し、
前記エッジ間では第１の長さよりも短い第２の長さを有
する。前記第１の長さと第２の長さは、前記エッジにお
けるＶtが前記エッジ間のＶtとほぼ等しくなるような関
係にある。ＦＥＴ素子のゲート構造は独特の移相マスク
を使って作成され、極めて短いチャネル長を有するサブ
ミクロンＦＥＴ素子の製作が可能になる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に電界効果トラン
ジスタ（ＦＥＴ）素子の製作に関し、より詳細には、Ｆ
ＥＴ素子、特に浅いトレンチ分離を使用するサブミクロ
ンＦＥＴ素子のエッジに沿って生じる漏れ電流を軽減す
る改良型分離構造のＦＥＴ素子と、このようなＦＥＴ素
子を作成するために使用される独特の移相マスクとに関
する。
【０００２】
【従来の技術】酸化物分離領域、特に浅い酸化物トレン
チ分離領域を使用する金属酸化物半導体電界効果トラン
ジスタ（ＭＯＳＦＥＴ）素子は、分離領域に接するチャ
ネルエッジ部においてしきい電圧Ｖtの低下が電界によ
って増強されるため、カットオフ領域での高い漏れ電流
を生ずる。
【０００３】図１に、異なる２つの分離構造を有する素
子のシュミレーションによるしきい値ロールオフを示
す。図１に示したシュミレーション・データは、注入条
件や酸化物の厚さ、仕事関数など他のものはすべて同じ
条件であると仮定して作成された。基板表面の熱酸化に
よるリセスド酸化物分離構造（上の曲線）を使用する素
子が最も高いしきい電圧Ｖtを有する。その長いチャネ
ル（チャネル長＞０．４μｍ）のＶtは０．６〜０．８
Ｖの範囲にある。下の曲線は、平面状の浅いトレンチ分
離を有する素子のものである。この長いチャネルのＶt
は０．４〜０．６Ｖの範囲にある。特に、しきい値電圧
が低い浅いトレンチ分離を有するＦＥＴにおいて、漏れ
電流が問題になりやすい。
【０００４】許容できるカットオフ領域の漏れ電流を実
現する１つの方法は、ＦＥＴのチャネルに、特に分離領
域と境を接するチャネルのエッジに沿って、制御された
注入を行うことによってＶtを増加させるものである。
しかし、このような手法は、エッジ部だけでなくエッジ
部から離れた所でもＶtを増加させ、電流駆動の損失を
招くことになる。
【０００５】
【発明が解決しようとする課題】したがって、本発明の
目的は、ＦＥＴ素子のチャネルの、分離領域に接するエ
ッジ部に沿って生じる漏れ電流の問題を解決することで
ある。
【０００６】本発明のもう１つの目的は、サブミクロン
ＦＥＴ素子の製作において特に有用であり、とりわけ本
発明によるゲート構造を１回の露光で完全に画定でき
る、独特のマスク設計を提供することである。
【０００７】本発明のもう１つの目的は、サブミクロン
ＦＥＴ素子における漏れ電流を最低限に抑える２ゲート
構造を製作する方法を提供することである。
【０００８】
【課題を解決するための手段】本発明によれば、ゲート
が拡散領域と分離領域の境界を横切る端部分でチャネル
長を長くするゲート配置を使用することによって、ゲー
トの境界エッジ部分での伝導が最低限に抑えられる。ゲ
ートの残りの部分は、設計ゲート長に維持される。この
設計によって、エッジ部分の素子チャネル長が約０．４
５μｍの場合、この部分において０．５〜０．６Ｖの範
囲のしきい値電圧Ｖtが保証される。チャネル長が０．
２５μｍの場合、バルク素子は０．６〜０．７Ｖの範囲
のＶtを有する。素子の両端では長いゲート長部分のオ
ーバレイ寸法を最低に維持しなければならないので、素
子の充填密度との兼ね合いをはからなければならない。
これらの素子は、性能が密度よりも重要な応用例で使用
することができる。
【０００９】本発明の１態様によれば、幅の狭い主ゲー
ト部分レジスト・パターンを画定するために移相マスク
を使用する。この移相マスクは、サブミクロン素子に特
に適した極めて小さい寸法の主ゲート構造を可能にす
る。しかし、この極めて小さい寸法は、チャネルのエッ
ジが分離構造と境を接する位置で漏れ電流の問題を引き
起こす。本発明は、漏れ電流の問題を回避する独特の製
作方法を提供し、この製作方法は、２つのＦＥＴ素子あ
るいは２つのゲートを備えるＦＥＴ素子を作成するため
にも使用できる。
【００１０】
【実施例】次に、図２を参照すると、ここではＦＥＴ素
子のソースおよびドレインとして働く拡散領域１２の上
にゲート１１が形成された従来のＦＥＴ素子のレイアウ
トを示す。拡散領域１２は、参照数字１３でエリアとし
て示された分離領域によって取り囲まれている。図３
は、本発明の好ましい実施例によるＦＥＴ素子のレイア
ウトを示す。この図から分かるように、ゲート１４は両
端で拡大され、ゲートが拡散領域のエッジと交差する場
所でチャネル長が長くなっている。本発明の好ましい実
施例では、分離領域１３は深さ０．１〜０．５μｍの浅
いトレンチを有する。
【００１１】図３に示したレイアウトを実現する１つの
方法は、素子の端部で、すなわち、ゲートが分離領域と
交差するゲートのエッジにおいてゲート長を長くした通
常の方式のマスクデザインを利用することである。もう
１つの手法は、本発明で採用するもので、主ゲート部分
（短い部分）を形成するための透明材料による位相エッ
ジ・パターンと、境界エッジ部のゲート部分（長い部
分）および接点用の不透明パターンとを含む移相マスク
を使用するものである。素子の両端の境界部では、長い
方のゲート長のオーバーレイ寸法（図３で" ｄ"で示
す）を最低に維持しなければならないので、素子の集積
密度との兼ね合いをはからなければならない。
【００１２】図４ないし図６は、本発明の１つの態様に
従ってＦＥＴ素子を製作するために使用される移相マス
クを作成する工程を平面図で示す。図４に示した最初の
段階で、不透明材料の２つのストライプ２１および２２
を、参照数字２０によってエリアとして示された石英板
などの透明基板上に形成する。不透明材料２１および２
２は、例えばクロム（Ｃｒ）でよい。次に、基板に透明
被膜を付着させる。透明被膜は、たとえば化学蒸着（Ｃ
ＶＤ）により全面付着した二酸化シリコン（ＳｉＯ2）
の層でよい。次にこの被膜を、反応性イオン・エッチン
グ（ＲＩＥ）などのエッチングによってパターン化する
と、図５に示す移相パターン２３が形成される。本発明
の好ましい実施例に従ってＦＥＴ製作用のマスクを完成
させるには、クロム・ストライプ２１、２２を図６に示
すパターンにエッチングする。したがって、クロムと移
相マスクのパターンは自己整合式に形成される。
【００１３】要約すると、マスクの製作工程は以下のと
おりである。最初に、クロム・パターンを画定する。次
に、１８０°位相シフタとして機能する、化学蒸着（Ｃ
ＶＤ）酸化物などの層を約２４５ｎｍ（２４５０オング
ストローム）の厚さに付着させる。この厚さでは、この
後の工程における深紫外線（ＤＵＶ）露光によりパター
ンのエッジで１８０°の移相が生じる。その結果移相シ
フタのエッジにおいては位相シフタを透過した紫外線の
位相シフトにより短い長さの暗部が生じ、主ゲートの形
成として利用できる。位相シフタの厚さは露光用放射線
の波長に従って変える必要がある。すなわち、露光のた
めに短い波長を使用する場合は、１８０°移相を発生さ
せるのに必要な薄膜の厚さは薄くなり、長い波長を使用
する場合は厚さが厚くなる。位相シフタを画定した後
で、位相シフタをマスクとして使って、図６に示したよ
うにクロムが位相シフタの下だけにあるようにクロム・
パターンをトリミングする。図６で作成されたマスクの
断面図を図７に示す。
【００１４】このマスクを使って、図８に示したシリコ
ン・ウェハ２５上にレジスト・パターン２４を形成す
る。図８から分かるように、幅の狭い（短い）レジスト
・パターンの主ゲート部分に対応するレジスト・パター
ン部分１６Ａ、１６Ｂは、図６に示したマスク上でＳｉ
Ｏ2の位相エッジによって画定されるので幅がかなり狭
い。
【００１５】単ゲート素子が必要な場合は、ゲートを分
離するために遮断マスクが必要である。図９に、この遮
断マスク２７を使用して遮断マスク２７のパターン部分
のレジスト２４がエッチング除去される状態を示す。図
１０に、その結果得られたレジスト・パターンを示す。
このレジスト・パターンは、その両端が拡大されている
点で図３に示したものと本質的に同じである。両端の境
界部におけるゲート長が０．３５μｍよりも長い長さに
維持される限り、Ｖtは０．５Ｖよりも高くなる。図１
１は図１０のレジスト・パターンをマスクとして通常の
方法により製作したゲート２６Ａ、２６Ｂを有する電界
効果トランジスタで、２つのＦＥＴ素子のソースとドレ
インを形成する拡散領域２８も示してある。その結果得
られる回路を図１２に示すが、この回路は共通のソース
／ドレイン領域Ｃとカスケード接続された２つのＦＥＴ
素子を含む。図１２に示した回路に対応する、図１１に
示した構造の他の部分は、ノードＡ、Ｂ、ＤおよびＥで
示す。
【００１６】２ゲート素子は、遮断マスクを使用せずに
位相エッジ・マスクを使って容易に設計し製作すること
ができる。この工程では、図６に示したものと同じマス
クを使って図８に示したウェハにレジスト・パターンを
形成するが、図９に示した遮断マスク２７は使用しな
い。２ゲート素子の最終的な構造を図１３に示す。ドレ
イン接点が真中にあり、ソース接点が両側にある。この
素子は、ゲートが１つだけの構造に比べて約２倍の電流
駆動を与える。図１４に、単ゲート素子および２ゲート
素子のシュミレートした電流−電圧（Ｉ−Ｖ）特性曲線
を示す。２ゲートのレイアウトは、特にドライバ設計お
よび高電圧の応用例において極めて有用である。
【００１７】
【発明の効果】要約すると、本発明は、サブミクロンＦ
ＥＴ素子を製作する際にいくつかの利点を提供する。ま
ず最初に、石英板などの透明基板上にパターン化された
ＳｉＯ2を使用する独特のマスク構造を提供する。Ｓｉ
Ｏ2パターンのエッジは、リソグラフィ露光中にシリコ
ン・ウェハ上のレジストを露光するために使用される紫
外光の１８０°の移相を生成し、その結果、極めて狭い
チャネル長を提供する。さらに、このマスクは、ゲート
の両端において拡大されたチャネル長を画定する不透明
なクロム領域を有し、１回の露光でゲート構造の完全な
画定が可能であり、さらに２ゲート構造の直接生産を可
能にする。最後に、ＳｉＯ2およびクロム・パターンの
自己整合構造によってマスクの製作が容易になる。
【図面の簡単な説明】
【図１】異なる分離構造を有する異なる２つの電界効果
トランジスタ（ＦＥＴ）のＶtロールオフ曲線を示すグ
ラフである。
【図２】従来のＦＥＴ素子のレイアウトを示す平面図で
ある。
【図３】本発明によるＦＥＴ素子のレイアウトを示す平
面図である。
【図４】本発明の１態様に従って２つのＦＥＴゲートを
作成するための新規なマスク製作の１段階を示す平面図
である。
【図５】本発明の１態様に従って２つのＦＥＴゲートを
作成するための新規なマスク製作の図４に続く段階を示
す平面図である。
【図６】本発明の１態様に従って２つのＦＥＴゲートを
作成するための位相マスクを示す平面図である。
【図７】図６に示した位相マスクの断面図である。
【図８】本発明に従って図６のマスクを使ってＦＥＴ素
子を製作する工程を示す平面図である。
【図９】本発明に従って図６のマスクを使ってＦＥＴ素
子を製作する工程を示す平面図である。
【図１０】本発明に従って図６のマスクを使ってＦＥＴ
素子を製作する工程を示す平面図である。
【図１１】本発明に従って図６のマスクを使って製作し
た単ゲートＦＥＴ素子の平面図である。
【図１２】図１１に示した素子の等価回路の概略図であ
る。
【図１３】本発明に従って製作した代替２ゲートＦＥＴ
素子の平面図である。
【図１４】本発明に従って製作した単ゲート素子および
２ゲート素子の電流−電圧（Ｉ−Ｖ）特性曲線を示すグ
ラフである。
【符号の説明】
１１ 従来のＦＥＴ素子のゲート １２ 拡散領域 １３ 分離領域 １４ 本発明の実施例におけるゲート １６Ａ 主ゲート部分のレジスト １６Ｂ 主ゲート部分のレジスト ２０ 透明基板 ２１ 不透明材料のストライプ ２２ 不透明材料のストライプ ２３ 移相パターン ２４ レジスト・パターン ２５ シリコン・ウェハ ２６Ａ 主ゲート部分 ２６Ｂ 主ゲート部分 ２７ 遮断マスク ２８ 拡散領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/76 Ｈ０１Ｌ 21/30 ５２８ 21/76 Ｌ (72)発明者 チャン＝ミン・シエ アメリカ合衆国12524 ニューヨーク州フ ィッシュキル スターミル・ロード 78 (72)発明者 リンドン・ロナルド・ローガン アメリカ合衆国12533 ニューヨーク州ホ ープウェル・ジャンクション オールド・ ホープウェル・ロード 297 (72)発明者 ジャック・アラン・マンデルマン アメリカ合衆国12582 ニューヨーク州ス トームヴィル ジェィミー・レーン ５ (72)発明者 オグラ・セイキ アメリカ合衆国12533 ニューヨーク州ホ ープウェル・ジャンクション ロングヒ ル・ロード 50

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】２つの分離領域間に延びるゲートを有する
    電界効果トランジスタにおいて、 前記ゲートは、前記分離領域と位置的に重なるように設
    けられたゲート端部分と、前記ゲート端部分よりも狭い
    幅の主ゲート部分とを有することを特徴とする電界効果
    トランジスタ。
  2. 【請求項２】２つの分離領域のエッジの上にその影が重
    なるように位置決めされ、前記エッジに重なるゲート端
    部分を画定するのに用いられる不透明ストライプを透明
    基板上に、形成する段階と、 前記不透明ストライプをその上に付着させた前記透明基
    板上に透明被膜を付着させる段階と、 前記不透明ストライプ間に延び、前記ゲート端部分より
    も狭い幅の主ゲート部分を画定するのに用いられる移相
    パターンを、前記透明薄膜に形成する段階と、 前記移相パターンをマスクとして使って、前記透明基板
    上の露出されている前記不透明ストライプをトリミング
    する段階とを有する、請求項１に記載の電界効果トラン
    ジスタ素子を製作する際に使用するマスクの製作方法。
  3. 【請求項３】前記透明被膜が化学蒸着（ＣＶＤ）によっ
    て付着された二酸化シリコン（ＳｉＯ2）からなること
    を特徴とする、請求項２に記載のマスクを製作する方
    法。
  4. 【請求項４】前記透明被膜が、リソグラフィ露光中に移
    相パターンのエッジにおいて１８０°の移相を生じる厚
    さに付着されることを特徴とする、請求項２に記載のマ
    スクを製作する方法。
  5. 【請求項５】透明基板と、 前記透明基板上に、２つの分離領域のエッジの上にその
    影が重なるように位置決めされ、前記エッジに重なるゲ
    ート端部分を画定するのに用いられる不透明ストライプ
    と、 前記不透明ストライプ間に延び、前記ゲート端部分より
    も狭い幅の主ゲート部分を画定するのに用いられる透明
    移相パターンとを含むことを特徴とする請求項１に記載
    の電界効果トランジスタ素子を製作する際に使用する移
    相マスク。
  6. 【請求項６】前記透明移相パターンが、二酸化シリコン
    （ＳｉＯ2）からなり、前記透明移相パターンのエッジ
    においてリソグラフィ露光中に１８０°の移相を生じる
    のに十分な厚さであることを特徴とする、請求項５に記
    載の移相マスク。
  7. 【請求項７】透明基板と、前記透明基板上に２つの分離
    領域のエッジの上にその影が重なるように位置決めさ
    れ、前記エッジに重なるゲート端部分を画定するのに用
    いられる不透明ストライプと、前記不透明ストライプ間
    に延び、前記ゲート端部分よりも狭い幅の主ゲート部分
    を画定するのに用いられる透明移相パターンとを含むマ
    スクを提供する段階と、 前記マスクを通過する光でシリコン・ウェハ上のレジス
    トを露光して、前記電界効果トランジスタのゲート構造
    を形成する段階を含むことを特徴とする請求項１に記載
    の電界効果トランジスタを製作する方法。
JP17370995A 1994-07-12 1995-07-10 電界効果トランジスタの製造方法及び移相マスク Expired - Fee Related JP3056976B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US27405594A 1994-07-12 1994-07-12
US274055 1994-07-12

Publications (2)

Publication Number Publication Date
JPH0855985A true JPH0855985A (ja) 1996-02-27
JP3056976B2 JP3056976B2 (ja) 2000-06-26

Family

ID=23046574

Family Applications (1)

Application Number Title Priority Date Filing Date
JP17370995A Expired - Fee Related JP3056976B2 (ja) 1994-07-12 1995-07-10 電界効果トランジスタの製造方法及び移相マスク

Country Status (3)

Country Link
US (2) US5567553A (ja)
EP (1) EP0692826A3 (ja)
JP (1) JP3056976B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002118176A (ja) * 2000-10-05 2002-04-19 Nec Corp 半導体装置
CN1298491C (zh) * 2002-02-28 2007-02-07 播磨化成株式会社 析出型焊锡组合物及焊锡析出方法
JP2009049295A (ja) * 2007-08-22 2009-03-05 Seiko Instruments Inc 半導体装置
JP2010232470A (ja) * 2009-03-27 2010-10-14 Oki Semiconductor Co Ltd 半導体装置

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5573890A (en) * 1994-07-18 1996-11-12 Advanced Micro Devices, Inc. Method of optical lithography using phase shift masking
US5702976A (en) * 1995-10-24 1997-12-30 Micron Technology, Inc. Shallow trench isolation using low dielectric constant insulator
JP4138035B2 (ja) * 1996-08-23 2008-08-20 株式会社東芝 半導体装置
US6228539B1 (en) 1996-09-18 2001-05-08 Numerical Technologies, Inc. Phase shifting circuit manufacture method and apparatus
US6424010B2 (en) * 1996-11-15 2002-07-23 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a semiconductor device having reduced power consumption without a reduction in the source/drain breakdown voltage
JPH10154732A (ja) * 1996-11-22 1998-06-09 Mitsubishi Electric Corp 半導体素子分離端欠陥評価テスト構造および該テスト構造を用いた評価方法
JPH10256394A (ja) 1997-03-12 1998-09-25 Internatl Business Mach Corp <Ibm> 半導体構造体およびデバイス
JP3528554B2 (ja) * 1997-12-04 2004-05-17 セイコーエプソン株式会社 半導体装置
US6001706A (en) * 1997-12-08 1999-12-14 Chartered Semiconductor Manufacturing, Ltd. Method for making improved shallow trench isolation for semiconductor integrated circuits
US5880006A (en) * 1998-05-22 1999-03-09 Vlsi Technology, Inc. Method for fabrication of a semiconductor device
EP0967637A1 (en) * 1998-06-24 1999-12-29 Siemens Aktiengesellschaft Semiconductor device and manufacturing method
US6518145B1 (en) 1998-08-06 2003-02-11 International Business Machines Corporation Methods to control the threshold voltage of a deep trench corner device
US6236258B1 (en) 1998-08-25 2001-05-22 International Business Machines Corporation Wordline driver circuit using ring-shaped devices
US5998848A (en) * 1998-09-18 1999-12-07 International Business Machines Corporation Depleted poly-silicon edged MOSFET structure and method
US6265120B1 (en) 2000-02-01 2001-07-24 Taiwan Semiconductor Manufacturing Company Geometry design of active region to improve junction breakdown and field isolation in STI process
JP4142228B2 (ja) * 2000-02-01 2008-09-03 株式会社ルネサステクノロジ 半導体集積回路装置
JP2002222944A (ja) * 2001-01-26 2002-08-09 Kitakiyuushiyuu Techno Center:Kk 半導体素子
JP2004529378A (ja) * 2001-03-08 2004-09-24 ニューメリカル テクノロジーズ インコーポレイテッド 多重レベルのマスキング解像度用の交番位相偏移マスキング
US20040099891A1 (en) * 2001-10-25 2004-05-27 Manoj Mehrotra Sub-critical-dimension integrated circuit features
JP4603248B2 (ja) * 2003-06-19 2010-12-22 株式会社Kenzan 半導体素子およびそれを備えた論理回路
EP1501130A1 (en) * 2003-07-21 2005-01-26 STMicroelectronics S.r.l. Semiconductor MOS device and related manufacturing method
KR100525111B1 (ko) * 2004-04-19 2005-11-01 주식회사 하이닉스반도체 반도체 소자
US7323746B2 (en) * 2004-09-14 2008-01-29 Samsung Electronics Co., Ltd. Recess gate-type semiconductor device and method of manufacturing the same
JP4851718B2 (ja) * 2005-01-28 2012-01-11 株式会社東芝 半導体装置
US7704850B2 (en) * 2006-09-08 2010-04-27 Asml Netherlands B.V. Semiconductor device for measuring an overlay error, method for measuring an overlay error, lithographic apparatus and device manufacturing method
US7982247B2 (en) * 2008-08-19 2011-07-19 Freescale Semiconductor, Inc. Transistor with gain variation compensation
US9786777B2 (en) 2013-08-30 2017-10-10 Hewlett-Packard Development Company, L.P. Semiconductor device and method of making same
US11581215B2 (en) * 2020-07-14 2023-02-14 Newport Fab, Llc Body-source-tied semiconductor-on-insulator (SOI) transistor

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56118349A (en) * 1980-02-22 1981-09-17 Fujitsu Ltd Semiconductor device
DE3174468D1 (en) * 1980-09-17 1986-05-28 Hitachi Ltd Semiconductor device and method of manufacturing the same
JPS5827363A (ja) * 1981-08-10 1983-02-18 Fujitsu Ltd 電界効果トランジスタの製造法
JPS6081867A (ja) * 1983-10-11 1985-05-09 Nec Corp Ｍｏｓ型電界効果トランジスタ
JPH0618263B2 (ja) * 1984-02-23 1994-03-09 日本電気株式会社 電荷転送素子
JPS6119174A (ja) * 1984-07-06 1986-01-28 Toshiba Corp 半導体装置
US5061654A (en) * 1987-07-01 1991-10-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit having oxide regions with different thickness
JPH0770721B2 (ja) * 1988-07-06 1995-07-31 株式会社東芝 半導体装置
JPH0268963A (ja) * 1988-09-02 1990-03-08 Matsushita Electron Corp 電界効果トランジスタ
US5248894A (en) * 1989-10-03 1993-09-28 Harris Corporation Self-aligned channel stop for trench-isolated island
EP0445471A3 (en) * 1990-03-06 1994-10-26 Digital Equipment Corp Method of forming isolation trenches in a semiconductor substrate
JPH04130774A (ja) * 1990-09-21 1992-05-01 Mitsubishi Electric Corp 半導体装置の製造方法
JPH04196478A (ja) * 1990-11-28 1992-07-16 Seiko Epson Corp 薄膜半導体装置
US5250837A (en) * 1991-05-17 1993-10-05 Delco Electronics Corporation Method for dielectrically isolating integrated circuits using doped oxide sidewalls
US5330879A (en) * 1992-07-16 1994-07-19 Micron Technology, Inc. Method for fabrication of close-tolerance lines and sharp emission tips on a semiconductor wafer
JPH0643646A (ja) * 1992-07-24 1994-02-18 Kawasaki Steel Corp フォトレジスト組成物
JPH0653493A (ja) * 1992-07-31 1994-02-25 Kawasaki Steel Corp 半導体装置
JPH0661481A (ja) * 1992-08-04 1994-03-04 Matsushita Electron Corp Ｍｏｓ型半導体装置
JP2886420B2 (ja) * 1992-10-23 1999-04-26 三菱電機株式会社 半導体装置の製造方法
US5275965A (en) * 1992-11-25 1994-01-04 Micron Semiconductor, Inc. Trench isolation using gated sidewalls
JPH07115190A (ja) * 1992-11-30 1995-05-02 Texas Instr Inc <Ti> ゲート画定トランジスタ
US5313419A (en) * 1993-02-01 1994-05-17 National Semiconductor Corporation Self-aligned trench isolation scheme for select transistors in an alternate metal virtual ground (AMG) EPROM array
US5494857A (en) * 1993-07-28 1996-02-27 Digital Equipment Corporation Chemical mechanical planarization of shallow trenches in semiconductor substrates
US5465859A (en) * 1994-04-28 1995-11-14 International Business Machines Corporation Dual phase and hybrid phase shifting mask fabrication using a surface etch monitoring technique

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002118176A (ja) * 2000-10-05 2002-04-19 Nec Corp 半導体装置
CN1298491C (zh) * 2002-02-28 2007-02-07 播磨化成株式会社 析出型焊锡组合物及焊锡析出方法
JP2009049295A (ja) * 2007-08-22 2009-03-05 Seiko Instruments Inc 半導体装置
JP2010232470A (ja) * 2009-03-27 2010-10-14 Oki Semiconductor Co Ltd 半導体装置

Also Published As

Publication number Publication date
EP0692826A3 (en) 1997-10-01
JP3056976B2 (ja) 2000-06-26
EP0692826A2 (en) 1996-01-17
US5567553A (en) 1996-10-22
US6144081A (en) 2000-11-07

Similar Documents

Publication Publication Date Title
JP3056976B2 (ja) 電界効果トランジスタの製造方法及び移相マスク
US5296398A (en) Method of making field effect transistor
KR940007074B1 (ko) 트랜지스터 장치 제조방법
US6335245B2 (en) Method for fabricating single electron transistor
US6686300B2 (en) Sub-critical-dimension integrated circuit features
KR960026895A (ko) 이이피롬 셀 및 그 제조방법
KR940001402B1 (ko) 골드구조를 가지는 반도체소자의 제조방법
US5917215A (en) Stepped edge structure of an EEPROM tunneling window
US5240869A (en) Method for fabricating a field effect transistor
US5757028A (en) Thin film transistor with reduced leakage current
US20040171202A1 (en) Semiconductor device having a shallow trench isolation and method of fabricating the same
JPH11512568A (ja) 半導体基板上に極小パターン幅を形成するための方法
US5693548A (en) Method for making T-gate of field effect transistor
CN1910756B (zh) 晶体管制造
JPH02271537A (ja) 半導体装置及びその製造方法
US20040099891A1 (en) Sub-critical-dimension integrated circuit features
JPH02140942A (ja) 半導体装置の製造方法
KR100493275B1 (ko) 더블 게이트 에프이티(fet)의 제조방법
KR950005490B1 (ko) 인헨스먼트형/디플리션형 전계효과 트랜지스터 및 그 제조방법
KR100300862B1 (ko) 박막트랜지스터제조방법
KR100414231B1 (ko) 반도체소자의 제조방법
KR0147877B1 (ko) 마스크롬 및 그 제조 방법
JPH03232240A (ja) 電界効果トランジスタの製造方法
KR19990004943A (ko) 저농도 도핑 드레인 구조를 갖는 트랜지스터 형성 방법
JPS5834934B2 (ja) 微小構造の形成方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees