JPH09148567A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09148567A JPH09148567A JP30315595A JP30315595A JPH09148567A JP H09148567 A JPH09148567 A JP H09148567A JP 30315595 A JP30315595 A JP 30315595A JP 30315595 A JP30315595 A JP 30315595A JP H09148567 A JPH09148567 A JP H09148567A
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Landscapes
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Abstract
(57)【要約】
【課題】半導体装置におけるＬＤＤスペーサーを形成す
る工程において、ゲート酸化膜およびシリコン基板に損
傷をおよぼすこと無くＬＤＤスペーサーを形成すること
ができる方法を提供する。 【解決手段】半導体装置におけるＬＤＤスペーサーを形
成する工程において、基板シリコンを酸化してゲート酸
化膜を形成し、ゲート酸化膜上に多結晶シリコン膜を形
成し、多結晶シリコン膜上層に絶縁物を形成し、フォ
ト、リソ技術を用いてパターニングした後、絶縁物と多
結晶シリコン順次を加工してゲート電極を形成する。こ
のゲート電極を不活性ガスのプラズマにさらすことによ
り、ゲート酸化膜およびシリコン基板に損傷をおよぼす
こと無くＬＤＤスペーサーを形成することができる。
る工程において、ゲート酸化膜およびシリコン基板に損
傷をおよぼすこと無くＬＤＤスペーサーを形成すること
ができる方法を提供する。 【解決手段】半導体装置におけるＬＤＤスペーサーを形
成する工程において、基板シリコンを酸化してゲート酸
化膜を形成し、ゲート酸化膜上に多結晶シリコン膜を形
成し、多結晶シリコン膜上層に絶縁物を形成し、フォ
ト、リソ技術を用いてパターニングした後、絶縁物と多
結晶シリコン順次を加工してゲート電極を形成する。こ
のゲート電極を不活性ガスのプラズマにさらすことによ
り、ゲート酸化膜およびシリコン基板に損傷をおよぼす
こと無くＬＤＤスペーサーを形成することができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法において、特にＬＤＤスペーサーの形成方法に関する
ものである。
法において、特にＬＤＤスペーサーの形成方法に関する
ものである。
【０００２】
【従来の技術】半導体装置の製造における従来のＬＤＤ
スペーサーの加工技術の一つの方法として半導体ドライ
エッチング技術（徳山偏著）１１３頁に示されるものが
ある。
スペーサーの加工技術の一つの方法として半導体ドライ
エッチング技術（徳山偏著）１１３頁に示されるものが
ある。
【０００３】従来技術を図３を用いて説明する。基板シ
リコン１２の表面を希フッ酸で洗浄後、ゲート酸化膜と
してシリコン酸化膜１３を熱酸化法により膜厚８ｎｍで
形成し、この極薄なシリコン酸化膜１３の上層の配線層
として２５０ｎｍの膜厚の多結晶シリコン膜１４をモノ
シラン（ＳｉＨ4 ）の熱分解により形成し、フォトレジ
スト１５によりパターニングした後（図３ａ）、多結晶
シリコンのエッチングをおこないゲート電極の形成を行
った（図３ｂ）。ゲート電極を形成後、熱酸化法により
約２００ｎｍのシリコン酸化膜１６をゲート電極の上層
に形成し（図３ｃ）、異方性のエッチングによりシリコ
ン酸化膜１６をエッチングしてＬＤＤスペーサー１７を
形成する（図３ｄ）。この時基板シリコンには損傷部１
８が形成されてしまう。図４は従来技術シリコン酸化膜
１６のエッチングを行いＬＤＤスペーサー１７を形成す
るのに通常用いられるドライエッチング装置の概略図
で、上部電極１９と下部電極２０を有する平行平板型反
応性イオンエッチング装置である。ガス導入口２１より
ＣＦ４を３０ＳＣＣＭとＣＨＦ３を２０ＳＣＣＭを導入
し、反応室内の圧力を０．１０Ｔｏｒｒに設定して高周
波電源２２より高周波を１０００Ｗ印加した。シリコン
酸化膜１６のエッチング終点の判定は、エッチング中の
シリコンの発光強度の変化を観察することによって行
い、例えば発光強度が最小値より３０％上がったところ
でシリコン酸化膜１６のエッチングの終点とする。
リコン１２の表面を希フッ酸で洗浄後、ゲート酸化膜と
してシリコン酸化膜１３を熱酸化法により膜厚８ｎｍで
形成し、この極薄なシリコン酸化膜１３の上層の配線層
として２５０ｎｍの膜厚の多結晶シリコン膜１４をモノ
シラン（ＳｉＨ4 ）の熱分解により形成し、フォトレジ
スト１５によりパターニングした後（図３ａ）、多結晶
シリコンのエッチングをおこないゲート電極の形成を行
った（図３ｂ）。ゲート電極を形成後、熱酸化法により
約２００ｎｍのシリコン酸化膜１６をゲート電極の上層
に形成し（図３ｃ）、異方性のエッチングによりシリコ
ン酸化膜１６をエッチングしてＬＤＤスペーサー１７を
形成する（図３ｄ）。この時基板シリコンには損傷部１
８が形成されてしまう。図４は従来技術シリコン酸化膜
１６のエッチングを行いＬＤＤスペーサー１７を形成す
るのに通常用いられるドライエッチング装置の概略図
で、上部電極１９と下部電極２０を有する平行平板型反
応性イオンエッチング装置である。ガス導入口２１より
ＣＦ４を３０ＳＣＣＭとＣＨＦ３を２０ＳＣＣＭを導入
し、反応室内の圧力を０．１０Ｔｏｒｒに設定して高周
波電源２２より高周波を１０００Ｗ印加した。シリコン
酸化膜１６のエッチング終点の判定は、エッチング中の
シリコンの発光強度の変化を観察することによって行
い、例えば発光強度が最小値より３０％上がったところ
でシリコン酸化膜１６のエッチングの終点とする。
【０００４】
【発明が解決しようとする課題】上記のように従来の方
法ではシリコン酸化膜のエッチングにおいて異方性のエ
ッチングを使用するため、８ｎｍ程度の薄いゲート酸化
膜はエッチングされてしまい、基板に損傷を与えてしま
う。また、ひどいときには基板がエッチングされてしま
い、形状異常まで引き起こすことがあった。
法ではシリコン酸化膜のエッチングにおいて異方性のエ
ッチングを使用するため、８ｎｍ程度の薄いゲート酸化
膜はエッチングされてしまい、基板に損傷を与えてしま
う。また、ひどいときには基板がエッチングされてしま
い、形状異常まで引き起こすことがあった。
【０００５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体装置におけるＬＤＤスペーサーを形成
する工程において、基板シリコンを酸化してゲート酸化
膜を形成する工程と、該ゲート酸化膜上にゲート電極と
なる導電膜を形成する工程と、導電膜上に絶縁物を形成
する工程と、導電膜と絶縁膜をパターニング後不活性ガ
スのプラズマにさらす工程を少なくとも具備することを
特徴とする。本発明の半導体装置の製造方法は、該絶縁
物としてシリコン酸化膜を用いることを特徴とする。
造方法は、半導体装置におけるＬＤＤスペーサーを形成
する工程において、基板シリコンを酸化してゲート酸化
膜を形成する工程と、該ゲート酸化膜上にゲート電極と
なる導電膜を形成する工程と、導電膜上に絶縁物を形成
する工程と、導電膜と絶縁膜をパターニング後不活性ガ
スのプラズマにさらす工程を少なくとも具備することを
特徴とする。本発明の半導体装置の製造方法は、該絶縁
物としてシリコン酸化膜を用いることを特徴とする。
【０００６】本発明の半導体装置の製造方法は、該不活
性ガスとしてアルゴンを用いることを特徴とする。
性ガスとしてアルゴンを用いることを特徴とする。
【０００７】
【作用】本発明の方法によれば、不活性ガスのプラズマ
にさらすことにより、ゲート酸化膜およびシリコン基板
に損傷をおよぼすこと無くゲート電極上の絶縁膜を利用
してＬＤＤスペーサーを形成することができるという作
用を有している。
にさらすことにより、ゲート酸化膜およびシリコン基板
に損傷をおよぼすこと無くゲート電極上の絶縁膜を利用
してＬＤＤスペーサーを形成することができるという作
用を有している。
【０００８】
【発明の実施の形態】以下、本発明について実施例に基
づき詳細に説明する。
づき詳細に説明する。
【０００９】図２は本実施例においてＬＤＤスペーサー
を形成するのに用いたプラズマ装置の概略図で、上部電
極８と下部アース電極９を有するダウンストリーム型プ
ラズマ装置である。
を形成するのに用いたプラズマ装置の概略図で、上部電
極８と下部アース電極９を有するダウンストリーム型プ
ラズマ装置である。
【００１０】実施例として図１に示す次のような工程で
ＬＤＤスペーサーを形成した。基板シリコン１の表面を
希フッ酸で洗浄後、ゲート酸化膜としてシリコン酸化膜
２を熱酸化法により膜厚８ｎｍで形成し、この極薄なシ
リコン酸化膜２の上層の配線層として２５０ｎｍの膜厚
の多結晶シリコン膜３をモノシラン（ＳｉＨ4 ）の熱分
解により形成し、さらにこの上層にプラズマＣＶＤによ
りシリコン酸化膜４を２００ｎｍ堆積させ、フォトレジ
ストによりパターニングした（図１ａ）。その後シリコ
ン酸化膜４のエッチングと多結晶シリコン膜３のエッチ
ングを順次おこないゲート電極の形成を行った（図１
ｂ）。
ＬＤＤスペーサーを形成した。基板シリコン１の表面を
希フッ酸で洗浄後、ゲート酸化膜としてシリコン酸化膜
２を熱酸化法により膜厚８ｎｍで形成し、この極薄なシ
リコン酸化膜２の上層の配線層として２５０ｎｍの膜厚
の多結晶シリコン膜３をモノシラン（ＳｉＨ4 ）の熱分
解により形成し、さらにこの上層にプラズマＣＶＤによ
りシリコン酸化膜４を２００ｎｍ堆積させ、フォトレジ
ストによりパターニングした（図１ａ）。その後シリコ
ン酸化膜４のエッチングと多結晶シリコン膜３のエッチ
ングを順次おこないゲート電極の形成を行った（図１
ｂ）。
【００１１】次に、図２のプラズマ装置内にウエハを入
れ、アルゴンガスをガス導入口１０より５０ＳＣＣＭ導
入し、圧力を０．１０Ｔｏｒｒに設定して高周波電源１
１より高周波を１０００Ｗ印加して、アルゴンガスをプ
ラズマ化し、アルゴンイオンを生成した。時間にして２
分程度印加した。これによってゲート電極上部のシリコ
ン酸化膜４をアルゴンイオンにより物理的に除去し（図
１ｃ）、下部のゲート電極側壁に再堆積させることによ
り、ＬＤＤスペーサー７を形成した（図１ｄ）。この結
果ゲート酸化膜２の削れもなく、またシリコン基板１に
損傷を与えることもなくＬＤＤスペーサー７を形成する
ことが出来た。
れ、アルゴンガスをガス導入口１０より５０ＳＣＣＭ導
入し、圧力を０．１０Ｔｏｒｒに設定して高周波電源１
１より高周波を１０００Ｗ印加して、アルゴンガスをプ
ラズマ化し、アルゴンイオンを生成した。時間にして２
分程度印加した。これによってゲート電極上部のシリコ
ン酸化膜４をアルゴンイオンにより物理的に除去し（図
１ｃ）、下部のゲート電極側壁に再堆積させることによ
り、ＬＤＤスペーサー７を形成した（図１ｄ）。この結
果ゲート酸化膜２の削れもなく、またシリコン基板１に
損傷を与えることもなくＬＤＤスペーサー７を形成する
ことが出来た。
【００１２】以上、本発明の実施例を図面に基づいて例
を示したが、本発明は以上述べたエッチング条件や装置
などは当然これに限るものではない。
を示したが、本発明は以上述べたエッチング条件や装置
などは当然これに限るものではない。
【００１３】
【発明の効果】本発明は、半導体装置におけるＬＤＤス
ペーサーを形成する工程において、ゲート酸化膜および
シリコン基板に損傷をおよぼすこと無くＬＤＤスペーサ
ーを形成することができるという効果を有している。
ペーサーを形成する工程において、ゲート酸化膜および
シリコン基板に損傷をおよぼすこと無くＬＤＤスペーサ
ーを形成することができるという効果を有している。
【図１】本発明の実施例における工程の断面図である。
【図２】本発明の実施例において使用したプラズマ装置
の概略図である。
の概略図である。
【図３】従来技術の実施例における工程の断面図であ
る。
る。
【図４】従来技術の実施例おいて使用したドライエッチ
ング装置の概略図である。
ング装置の概略図である。
１・・・・・・シリコン基板 ２・・・・・・シリコン酸化膜（ゲート酸化膜） ３・・・・・・多結晶シリコン膜 ４・・・・・・シリコン酸化膜 ５・・・・・・フォトレジスト膜 ６・・・・・・アルゴンイオン ７・・・・・・ＬＤＤスペーサー ８・・・・・・上部電極 ９・・・・・・下部電極 １０・・・・・・ガス導入口 １１・・・・・・高周波電源 １２・・・・・・シリコン基板 １３・・・・・・シリコン酸化膜（ゲート酸化膜） １４・・・・・・多結晶シリコン膜 １５・・・・・・フォトレジスト膜 １６・・・・・・シリコン酸化膜 １７・・・・・・ＬＤＤスペーサー １８・・・・・・損傷部 １９・・・・・・上部電極 ２０・・・・・・下部電極 ２１・・・・・・ガス導入口 ２２・・・・・・高周波電源
Claims (3)
- 【請求項１】 半導体基板上にゲート酸化膜を形成する
工程と、前記ゲート酸化膜上にゲート電極となる導電膜
を形成する工程と、前記導電膜上に絶縁物を形成する工
程と、前記導電膜と前記絶縁膜を所望の形状にパターニ
ングした後不活性ガスのプラズマにさらす工程を少なく
とも具備することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記絶縁物としてシリコン酸化膜を用い
ることを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 前記不活性ガスとしてアルゴンを用いる
ことを特徴とする請求項１記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30315595A JPH09148567A (ja) | 1995-11-21 | 1995-11-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30315595A JPH09148567A (ja) | 1995-11-21 | 1995-11-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09148567A true JPH09148567A (ja) | 1997-06-06 |
Family
ID=17917549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30315595A Pending JPH09148567A (ja) | 1995-11-21 | 1995-11-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09148567A (ja) |
-
1995
- 1995-11-21 JP JP30315595A patent/JPH09148567A/ja active Pending
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