JPH09181085A - ヘテロ接合バイポーラトランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 エミッタ層の順メサ側面の裾の部分とベース
電極とが接触することにより、エミッタ層とベース電極
とが電気的に短絡してしまうこと。 【解決手段】 エミッタ層の逆メサ側面の近傍またはエ
ミッタ層の順メサ側面全体若しくは下部エミッタ層の順
メサ側面を選択的にエッチングしたエミッタ層の周囲の
近傍にベース電極を形成する。 【効果】 ベース電極をエミッタ層の近傍に形成して
も、エミッタ層とベース電極とが電気的に短絡すること
がなくなり、容易に製造性良くヘテロ接合バイポーラト
ランジスタを製造することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はヘテロ接合バイポ
ーラトランジスタ（ＨＢＴ）およびその製造方法に関す
るものである。

【０００２】

【従来の技術】図１８乃至図２６に従来のＨＢＴを示
す。図１８は従来のＨＢＴの上面図、図１９は図１８の
Ａ−Ａ’（オリエンテーションフラットに垂直な方向）
断面図である。以下、従来のＨＢＴの製造方法について
説明する。図２０に示すように、この例では（０，−
１，−１）面方位のオリエンテーションフラットを有す
る（１，０，０）面方位のＧａＡｓ基板１上に下部コレ
クタ層２となる不純物濃度５×１０¹⁸ｃｍ^-3で厚さ５０
００Åのｎ⁺型ＧａＡｓ（以下ｎ⁺−ＧａＡｓと記す）層
と、上部コレクタ層３となる不純物濃度３×１０¹⁶ｃｍ
^-3で厚さ７０００Åのｎ^-−ＧａＡｓ層と、ベース層４
となる不純物濃度４×１０¹⁹ｃｍ^-3で厚さ１０００Åの
ｐ⁺−ＧａＡｓ層とをエピタキシアル成長させ、さらに
ベース層４上に下部エミッタ層５となる半導体材料層５
ｃである不純物濃度５×１０¹⁷ｃｍ^-3で厚さ１０００Å
のｎ−Ａｌ_xＧａ_1-xＡｓ層（ｘ＝０．２６）若しくはｎ
−Ｉｎ_xＧａ_1-xＰ層（ｘ＝０．４８）と、上部エミッタ
層６となる不純物濃度５×１０¹⁸ｃｍ^-3で厚さ５００Å
のｎ⁺−ＧａＡｓ層６ｃと、エミッタコンタクト層７と
なる不純物濃度４×１０¹⁹ｃｍ^-3で厚さ１０００Åのｎ
⁺−Ｉｎ_0.5Ｇａ_0.5Ａｓ層７ｃとの３層構造８ｃを順次
エピタキシアル成長させる。

【０００３】次に、図２１に示すようにエミッタコンタ
クト層７上に、図１９に示すようなＷＳｉ層からなる下
部エミッタ電極９とＷ層からなる上部エミッタ電極１０
との２層構造であるエミッタ電極１１を形成するため
に、スパッター法によりエミッタコンタクト層７上の全
体に厚さ３０００ÅのＷＳｉ層９ｃおよび厚さ１０００
ÅのＷ層１０ｃを順次堆積し、さらに後にエミッタ電極
１１として必要となる部分の上にレジスト１２をフォト
リソグラフィー法により形成する。

【０００４】次にレジスト１２を用いて反応性イオンエ
ッチング法（ＲＩＥ法：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅ
ｔｃｈｉｎｇ）により、図２２のようにＷＳｉ層９ｃお
よびＷ層１０ａのサイズがエミッタ幅２μｍ×エミッタ
長１０μｍとなるように不要部分をエッチングし、下部
エミッタ電極９および上部エミッタ電極１０とで構成さ
れるエミッタ電極１１を形成する。さらに、後に３層構
造８ｃをエッチングしてメサ型構造のエミッタ層８を形
成する際に下部エミッタ電極９をマスクとして用いるた
めに、図２３に示すように下部エミッタ電極９の側面の
エッチングを行う。このエッチングはＲＩＥ法により上
部エミッタ電極１０をマスクとして選択的に下部エミッ
タ電極９の側面を約０．２μｍ除去するものである。ま
た、この後レジスト１２を除去する。

【０００５】次に、下部エミッタ電極９をマスクとして
利用し、図２４および図２５に示すようにエミッタ層８
のメサ型構造を形成してベース層４を露出させるための
エッチングを行う。このエッチングは、酒石酸と過酸化
水素水とを例えば１０：１の比で混合した溶液をエッチ
ング溶液として用いて行うものである。下部エミッタ層
５となる半導体材料層５ｃとしてＩｎ_xＧａ_1-xＰ層を用
いている場合は、Ｉｎ_xＧａ_1-xＰ層がこのエッチング溶
液では除去されないため、塩酸水溶液（例えば、塩酸：
水＝１：３０の混合比）を用いてＩｎ_xＧａ_1-xＰ層のエ
ッチングを行うことになる。このとき、基板１のオリエ
ンテーションフラットに垂直な方向のエミッタ層８の断
面形状は，図２４に示すように上底よりも下底が長い台
形型（順メサ型）であるが、オリエンテーションフラッ
トに平行な向きのエミッタ層８の断面形状は、図２５に
示すように上底よりも下底が短い台形型（逆メサ型）を
示すことが一般的に知られている。以下説明のために、
エミッタ層８の順メサ型側の面を順メサ側面８ａ、逆メ
サ型側の面を逆メサ側面８ｂとし、図２４および図２５
に順メサ側面８ａおよび逆メサ側面８ｂをそれぞれ示
す。

【０００６】続いて、先に図１９に示したようなベース
電極１４をリフトオフ法によりエミッタ電極１１の近傍
のベース層４上にエミッタ層８に対して自己整合的に形
成する。このベース電極１４は、Ｐｔ層（１００Å）と
Ｔｉ層（５００Å）とＰｔ層（５００Å）とＡｕ層（３
０００Å）との４層構造からなり、エミッタ層８の近傍
の周囲を囲むようにベース層４上に、且つ図１８に於け
るエミッタ電極幅が１μｍとなるように形成するもので
ある。このとき同時に上部エミッタ電極１０上にもＰｔ
とＴｉとＰｔとＡｕとの４層構造１４ａが形成される
が、これはベース電極としては機能しないものである。
尚、ＨＢＴのベース抵抗およびベース・コレクタ間容量
を低減するためには、ベース電極１４を、出来る限りエ
ミッタ層８の近傍（エミッタ層８とベース電極１４との
間の距離が０．３μｍ以下）に形成することが要求され
る。

【０００７】

【発明が解決しようとする課題】しかしながら、このよ
うなＨＢＴはエミッタ層８のメサ型構造を形成するため
のエッチング工程に於いて、図２６に示すようにエミッ
タ層８の順メサ側面８ａの裾の部分１５が上部エミッタ
電極１０の端部１６よりも外側に張り出してしまうこと
がしばしば起きる。また、下部エミッタ層５にＩｎＧａ
Ｐ層を用いている場合には、下部エミッタ層５を塩酸水
溶液により選択的にエッチングすることが可能である
が、順メサ側面８ａの裾の部分１５が上部エミッタ電極
１０の端部１６よりも内側となるようにさらにエッチン
グしようとすると、順メサ側面８ａと共に逆メサ側面８
ｂもエッチングされてしまうため、逆メサ型側に於い
て、エミッタ層８とベース電極１４との間の距離が長く
なるという問題があった。このような状態下でエミッタ
層８とベース電極１４との間の距離を０．３μｍ以下に
するためにベース電極１４をエミッタ層８の近傍に形成
しようとすると、図２６に示すようにベース電極１４が
順メサ側面８ａの裾の部分１５に乗り上げて形成されて
しまい、エミッタ層８とベース電極１４とが電気的に短
絡してしまうという課題があった。

【０００８】従って、この発明の目的は、上述のような
課題を解決したヘテロ接合バイポーラトランジスタおよ
びその製造方法を得ることであり、特に素子としての性
能を犠牲にすることなく、製造性の良いヘテロ接合バイ
ポーラトランジスタを提供することである。

【０００９】

【課題を解決するための手段】請求項１記載のヘテロ接
合バイポーラトランジスタに於いては、半導体基板と、
半導体基板上に設けられたコレクタ層と、コレクタ層上
に設けられたベース層と、ベース層上に設けられ、順メ
サ側面を持つメサ型構造のエミッタ層と、エミッタ層上
に設けられたエミッタ電極と、エミッタ電極およびベー
ス層を含むが順メサ側面は含まない平面投影領域内に設
けられていて、少なくともベース層上にエミッタ層に対
して自己整合的に形成され、エミッタ層の順メサ側面か
ら離間してなるベース電極とを備えている。

【００１０】請求項２記載のヘテロ接合バイポーラトラ
ンジスタに於いては、半導体基板と、半導体基板上に設
けられたコレクタ層と、コレクタ層上に設けられたベー
ス層と、ベース層上に設けられ、下部エミッタ層を持
ち、順メサ側面を持つメサ型構造のエミッタ層と、エミ
ッタ層上に設けられたエミッタ電極と、エミッタ電極お
よびベース層を含む平面投影領域内に設けられ、少なく
ともベース層上にエミッタ層に対して自己整合的に形成
されたベース電極とを備え、エミッタ層の順メサ側面
は、下部エミッタ層についてだけエッチングにより後退
させられてなり、エミッタ電極よりも内側に位置し、ベ
ース電極から離間している。

【００１１】請求項３記載のヘテロ接合バイポーラトラ
ンジスタに於いては、半導体基板と、半導体基板上に設
けられたコレクタ層と、コレクタ層上に設けられたベー
ス層と、ベース層上に設けられ、順メサ側面を持つメサ
型構造のエミッタ層と、エミッタ層上に設けられたエミ
ッタ電極と、エミッタ電極およびベース層を含む平面投
影領域内に設けられ、少なくともベース層上にエミッタ
層に対して自己整合的に形成されたベース電極とを備
え、エミッタ層の順メサ側面は、エミッタ層の全体につ
いてエッチングにより後退させられてなり、エミッタ電
極よりも内側に位置し、ベース電極から離間している。

【００１２】請求項４記載のヘテロ接合バイポーラトラ
ンジスタに於いては、ベース層上に設けられた薄膜空乏
層を備え、ベース電極が薄膜空乏層を通してベース層に
導通している。

【００１３】請求項５記載のヘテロ接合バイポーラトラ
ンジスタに於いては、半導体基板が第１伝導型のＧａＡ
ｓであって、コレクタ層が第１伝導型のＧａＡｓ層であ
る下部コレクタ層と、ＧａＡｓ層よりも不純物濃度の低
い第１伝導型のＧａＡｓ層である上部コレクタ層とを備
え、ベース層が第２伝導型のＧａＡｓ層であって、メサ
型構造のエミッタ層が下部エミッタ層となる第１伝導型
の半導体材料層と、上部エミッタ層となる第１伝導型の
ＧａＡｓ層と、エミッタコンタクト層となる第１伝導型
のＩｎ_xＧａ_1-xＡｓ層とを備え、エミッタ電極が下部エ
ミッタ電極となるＷＳｉ層と、上部エミッタ電極となる
Ｗ層とを備え、ベース電極がＰｔ層とＴｉ層とＰｔ層と
Ａｕ層とを順次積層した４層構造である。

【００１４】請求項６記載のヘテロ接合バイポーラトラ
ンジスタに於いては、薄膜空乏層が半導体材料層を薄膜
化したものである。

【００１５】請求項７記載のヘテロ接合バイポーラトラ
ンジスタに於いては、半導体材料層がＡｌ_xＧａ_1-xＡｓ
層である。

【００１６】請求項８記載のヘテロ接合バイポーラトラ
ンジスタに於いては、半導体材料層がＩｎ_xＧａ_1-xＰ層
である。

【００１７】請求項９記載のヘテロ接合バイポーラトラ
ンジスタの製造方法に於いては、半導体基板を用意する
工程と、半導体基板上にコレクタ層を形成する工程と、
コレクタ層上にベース層を形成する工程と、ベース層上
に、順メサ側面を持つメサ型構造のエミッタ層を形成す
る工程と、エミッタ層上にエミッタ電極を形成する工程
と、エミッタ電極およびベース層を含むが順メサ側面は
含まない平面投影領域を選択する工程と、平面投影領域
内に導電体層を形成し、もってベース層上にエミッタ層
に対して自己整合的に形成されたベース電極を形成する
工程とを備える。

【００１８】請求項１０記載のヘテロ接合バイポーラト
ランジスタの製造方法に於いては、半導体基板を用意す
る工程と、半導体基板上にコレクタ層を形成する工程
と、コレクタ層上にベース層を形成する工程と、ベース
層上に、下部エミッタ層を有し、順メサ側面を持つメサ
型構造のエミッタ層を形成する工程と、エミッタ層上に
エミッタ電極を形成する工程と、エミッタ電極およびベ
ース層を含むが順メサ側面は含まない平面投影領域を選
択する工程と、平面投影領域内にレジストを形成する工
程と、レジストを用いてエミッタ層の下部エミッタ層の
順メサ側面を選択的にエッチングする工程と、エミッタ
電極およびベース層上に導電体層を形成し、もってベー
ス層上にエミッタ層に対して自己整合的に形成されたベ
ース電極を形成する工程とを備える。

【００１９】請求項１１記載のヘテロ接合バイポーラト
ランジスタの製造方法に於いては、半導体基板を用意す
る工程と、半導体基板上にコレクタ層を形成する工程
と、コレクタ層上にベース層を形成する工程と、ベース
層上に、薄膜空乏層を形成する工程と、薄膜空乏層上に
順メサ側面を持つメサ型構造のエミッタ層を形成する工
程と、エミッタ層上にエミッタ電極を形成する工程と、
エミッタ電極および薄膜空乏層を含むが順メサ側面は含
まない平面投影領域を選択する工程と、平面投影領域内
にレジストを形成する工程と、レジストを用いてエミッ
タ層の順メサ側面を選択的にエッチングする工程と、レ
ジスト除去する工程と、エミッタ電極および薄膜空乏層
上に導電体層を形成する工程と、導電体層を熱処理し、
もって導電体層を薄膜空乏層を通してベース層に導通さ
せ、ベース層上にエミッタ層に対して自己整合的に形成
されたベース電極を形成する工程とを備える。

【００２０】請求項１２記載のヘテロ接合バイポーラト
ランジスタの製造方法に於いては、半導体基板が第１伝
導型のＧａＡｓであって、コレクタ層が第１伝導型のＧ
ａＡｓ層である下部コレクタ層と、ＧａＡｓ層よりも不
純物濃度の低い第１伝導型のＧａＡｓ層である上部コレ
クタ層とを備え、ベース層が第２伝導型のＧａＡｓ層で
あって、メサ型構造のエミッタ層が下部エミッタ層とな
る第１伝導型の半導体材料層と、上部エミッタ層となる
第１伝導型のＧａＡｓ層と、エミッタコンタクト層とな
る第１伝導型のＩｎＧａＡｓ層とを備え、エミッタ電極
が下部エミッタ電極となるＷＳｉ層と、上部エミッタ電
極となるＷ層とを備え、ベース電極がＰｔ層とＴｉ層と
Ｐｔ層とＡｕ層とを順次積層した４層構造である。

【００２１】請求項１３記載のヘテロ接合バイポーラト
ランジスタの製造方法に於いては、薄膜空乏層が半導体
材料層を薄膜化したものである。

【００２２】請求項１４記載のヘテロ接合バイポーラト
ランジスタの製造方法に於いては、半導体材料層がＡｌ
_xＧａ_1-xＡｓ層である。

【００２３】請求項１５記載のヘテロ接合バイポーラト
ランジスタの製造方法に於いては、半導体材料層がＩｎ
_xＧａ_1-xＰ層である。

【００２４】

【発明の実施の形態】図１乃至図１７にこの発明の実施
の形態であるヘテロ接合バイポーラトランジスタ（ＨＢ
Ｔ）の断面図を示す。断面図は全て基板のオリエンテー
ションフラットに垂直な方向でエミッタ層の中央を横切
る断面を表すものとする。また、（０，−１，−１）面
方位のオリエンテーションフラットを有する（１，０，
０）面方位のＧａＡｓ基板１上に下部コレクタ層２と、
上部コレクタ層３と、ｐ⁺−ＧａＡｓベース層４とをエ
ピタキシアル成長させるところまでは、この発明の各実
施の形態のいずれに於いてもすべて従来の例と共通であ
るので説明を省略し、ベース層４上に各層を形成すると
ころから説明を行うこととする。尚、図２以降について
は、ベース層４以下の図示も省略する。

【００２５】実施の形態１．図１に示すように、ベース
層４上に、半導体材料層５ｃと、ｎ⁺−ＧａＡｓ層６ｃ
と、ｎ⁺−Ｉｎ_0.5Ｇａ_0.5Ａｓ層７ｃとの３層構造８ｃ
をエピタキシアル成長させる。次に従来と同様にスパッ
ター法とＲＩＥ法とにより、レジスト（図示しない）を
用いてエミッタ幅２μｍ×エミッタ長１０μｍのＷＳｉ
層からなる下部エミッタ電極９とＷ層からなる上部エミ
ッタ電極１０との２層構造を形成する。さらに図２に示
すように、後にエミッタ層８のメサ型構造を形成する際
に下部エミッタ電極９をマスクとして用いるために下部
エミッタ電極９の側面のエッチングをＲＩＥ法により行
い、上部エミッタ電極１０をマスクとして選択的に下部
エミッタ電極９の側面を約０．２μｍ除去して下部エミ
ッタ電極９と上部エミッタ電極１０との２層構造である
エミッタ電極１１を形成する。

【００２６】次に下部エミッタ電極９をマスクとして利
用し、図３に示すようにエミッタ層８のメサ型構造を形
成すると同時にベース層４を露出させるためのエッチン
グを酒石酸と過酸化水素水とを１０：１の比で混合した
溶液をエッチング溶液として用いて行う。半導体材料層
５ｃとしてＩｎ_xＧａ_1-xＰ層（ｘ＝０．４８）を用いて
いる場合はＩｎ_xＧａ_1-xＰがこのエッチング溶液では除
去されないため、塩酸水溶液（例えば、塩酸：水＝１：
３０の混合比）を用いてＩｎ_xＧａ_1-xＰ層をエッチング
することになる。以上のＨＢＴの製造工程に於いては、
従来の例と各層の膜種、膜厚および作製条件等は全て同
一である。

【００２７】以上のようにメサ型構造のエミッタ層８を
作製した後、この実施の形態では、エミッタ電極１１お
よびベース層４を含むがエミッタ層８の順メサ側面８ａ
は含まない平面投影領域に対応する形状の開口を持つマ
スク（図示しない）を用いたリフトオフ法により、エミ
ッタ層８の逆メサ側面８ｂの近傍に、平面投影領域に対
応した図４に示すような上面形状を有するベース電極２
０をベース層４上にエミッタ層８に対して自己整合的に
形成する。このとき図４のＡ−Ａ’断面は図５に示すよ
うな形状となり、エミッタ層８の順メサ側面８ａにはベ
ース電極２０は形成されない。尚、従来の例と同様に、
上部エミッタ電極１０上に形成されたＰｔとＴｉとＰｔ
とＡｕとの４層構造２０ａは、ベース電極としては機能
しない。

【００２８】この実施の形態のＨＢＴに於いては、従来
のＨＢＴと較べてベース抵抗が約１０％、ベース・コレ
クタ間容量が約５％程上昇するが、ベース電極２０をエ
ミッタ層８の順メサ側面８ａ側には形成せず、エミッタ
層８の逆メサ側面８ｂの近傍にのみ形成しているので、
従来のようにベース電極２０とエミッタ層８の順メサ側
面８ａの裾の部分１５とが電気的に短絡することがな
く、エミッタ層８とベース電極２０との間の距離を短く
（約０．３μｍ）、且つ生産性良くＨＢＴを製造するこ
とができる。

【００２９】実施の形態２．図６乃至図１０に示すこの
実施の形態に於いても、図１乃至図５に示した実施の形
態１と同様にＧａＡｓ基板１上に各層を順次形成し、エ
ミッタコンタクト層７上にエミッタ電極１１を形成して
からメサ型構造のエミッタ層８を形成してベース層４を
露出させるためのエッチングを行い図６のような構造を
作製するところまでは、半導体材料層５ｃをｎ−Ｉｎ_x
Ｇａ_1-xＰ層（ｘ＝０．４８）として形成すること以外
は、従来および第１の実施の形態と全く同様である。

【００３０】通常、エミッタ層８の順メサ側面８ａの
内、上部エミッタ電極１０の端部１６より外側に出るの
は下部エミッタ層５の順メサ側部５ａであり、この実施
の形態は、下部エミッタ層５の順メサ側面５ａを選択的
にエッチングして上部エミッタ電極１０の端部１６より
もエミッタ層８が内側となるようにするものである。

【００３１】この実施の形態に於いては、図３に示した
ようにメサ型構造のエミッタ層８を形成した後、エミッ
タ電極１１およびベース層４を含むがエミッタ層８の順
メサ側面８ａは含まない平面投影領域である幅４μｍ×
長さ９μｍの孔部を有するマスク（図示しない）を用い
たフォトリソグラフィー法により、ベース層４および上
部エミッタ電極１０の上に図７に示すようなレジスト２
１および２１ａを形成する。このとき図７に示すように
レジスト２１は、エミッタ層８の逆メサ側面８ｂに沿っ
て幅が１μｍとなるようにベース層４上に形成され、こ
れと同時にレジスト２１ａは、上部エミッタ電極１０の
上にエミッタ長方向の両端から０．５μｍずつオフセッ
トして形成される。

【００３２】次に図８に示すように下部エミッタ層５の
順メサ側面５ａが上部エミッタ電極１０の端部１６より
内側となるように、下部エミッタ層５であるｎ−Ｉｎ_x
Ｇａ_{1 -x}Ｐ層の順メサ側面５ａを塩酸水溶液（塩酸：水
＝１：３０）をエッチング溶液として用いて選択的に除
去する。このときベース層４上には、下部エミッタ層５
の逆メサ側面５ｂの近傍に沿ってレジスト２１が形成さ
れているので、下部エミッタ層５の逆メサ側面５ｂがエ
ッチングされにくい。

【００３３】以上のようにしてエミッタ層８のエッチン
グを行った後、リフトオフ法により図９に示すように従
来と同形状のベース電極２２をベース層４上にエミッタ
層８に対して自己整合的にエミッタ層８の周囲を囲むよ
うに順メサ側面８ａおよび逆メサ側面８ｂに沿って形成
しても、図９のＡ−Ａ’断面の形状は図１０に示すよう
に下部エミッタ層５の順メサ側面５ａは上部エミッタ電
極１０の端部１６より内側となるので、エミッタ層８と
ベース電極２２とが電気的に短絡することはない。

【００３４】この実施の形態では従来および第１の実施
例とは異なり、半導体材料層５ｃとしてｎ−Ｉｎ_xＧａ
_1-xＰ層を用いているので、上部エミッタ層６およびエ
ミッタコンタクト層７のメサ型構造を作製するエッチン
グを行ってから、ｎ−Ｉｎ_xＧａ_1-xＰ層を選択的に除去
することができる塩酸水溶液を用いて順メサ側面５ａの
エッチングを行っている。この際に、下部エミッタ層５
の逆メサ側面５ｂの近傍に沿ってベース層４上にレジス
ト２１を形成し、逆メサ側面５ｂがさらにエッチングさ
れることを抑制しているので、下部エミッタ層５の順メ
サ側面５ａを選択的にエッチングすることができ、後に
ベース電極２２を形成した際にエミッタ層８のと逆メサ
側面８ｂとベース電極２２との距離が離れてベース抵抗
およびベース・コレクタ間容量が上昇することなく、従
来と同形状のベース電極２２をエミッタ層８の近傍のベ
ース層４上にエミッタ層８に対して自己整合的に形成す
ることが可能となり、生産性の向上を図ることができ
る。

【００３５】実施の形態３．図１１乃至図１７に示すこ
の実施の形態に於いて、図１１に示すようにベース層４
上に、層内のキャリアが完全に枯渇して空乏層となるよ
うに薄膜化した不純物濃度５×１０¹⁷ｃｍ^-3で厚さ３０
０Åのｎ−Ｉｎ_xＧａ_1-xＰ層（ｘ＝０．４８）である下
部エミッタ層２３と、不純物濃度５×１０¹⁷ｃｍ^-3で厚
さ７００Åのｎ−ＧａＡｓ層２４ｃとｎ⁺−ＧａＡｓ層
６ｃとｎ⁺−Ｉｎ_0.5Ｇａ_0.5Ａｓ層７ｃとの３層構造２
５ｃとをエピタキシアル成長させてから、図１２に示す
ように３層構造２５ｃ上に、従来、第１および第２の実
施の形態と同様のエミッタ電極１１をスパッター法およ
びＲＩＥ法とにより形成する。

【００３６】次にエミッタ電極１１をマスクとして、３
層構造２５ｃをエッチングしてメサ型構造のエミッタ層
２５を作製する。図１３に示すようにこの工程に於いて
は、酒石酸と過酸化水素水とを１０：１の比で混合した
溶液をエッチング溶液として用いて、ｎ−ＧａＡｓ層２
４ｃまでを選択的に除去して下部エミッタ層２３を露出
させる。続いて、図１４に示すようなレジスト２９およ
びレジスト２９ａを、エミッタ電極１１およびベース層
４を含むがエミッタ層２５の順メサ側面２５ａは含まな
い平面投影領域である幅４μｍ×長さ９μｍの孔部を有
するマスク（図示しない）を用いたフォトリソグラフィ
ー法により形成する。このときレジスト２９は、エミッ
タ層２５の逆メサ側面２５ｂの近傍に沿って下部エミッ
タ層２３上に幅が１μｍとなるように形成され、これと
同時にレジスト２９ａは、上部エミッタ電極１０の上に
エミッタ長方向の両端から０．５μｍずつオフセットす
るように形成される。

【００３７】この後再び酒石酸と過酸化水素水との混合
溶液をエッチング溶液として用いて、エミッタ層２５の
順メサ側面２５ａを選択的に除去することにより、図１
５に示すようにエミッタ層２５の順メサ側面２５ａの裾
の部分２６が上部エミッタ電極１０の端部１６よりも内
側となるようにエミッタ層２５の順メサ側面２５ａ全体
を選択的に除去することができる。この後レジスト２９
および２９ａを除去する。

【００３８】以上のようにしてエミッタ層２５のエッチ
ングを行った後、図１６および図１７に示すようにリフ
トオフ法によりＰｔとＴｉとＰｔとＡｕとの４層構造か
らなるベース電極２７を下部エミッタ層２３上にエミッ
タ層２５に対して自己整合的に形成する。このとき同時
に上部エミッタ電極１０上にも４層構造２７ａが形成さ
れるが、この４層構造２７ａはベース電極としては機能
しないものである。

【００３９】この工程で形成するベース電極２７は、従
来の例および第２の実施の形態でベース層４の上に直接
形成したベース電極１４および２２と同形状のベース電
極を形成するものであるが、その際に、先ずエミッタ層
２５の周囲を囲むように順メサ側面２５ａおよび逆メサ
側面２５ｂの近傍に、ベース電極２７となる４層構造を
下部エミッタ層２３上にエミッタ層２５に対して自己整
合的にリフトオフ法により形成する。続いてベース電極
２７を熱処理すると、最下層のＰｔ層２８のＰｔが下部
エミッタ層２３中を熱拡散することによって、ベース電
極２７とベース層４とが導通する。このようにして、図
１７のようなベース幅が１μｍのベース電極をエミッタ
層２５の周囲に形成するものである。

【００４０】以上のようにして熱処理を用いたリフトオ
フ法により図１６および図１７に示すような従来と同形
状のベース電極２７をベース層４に導通させてエミッタ
層２５の近傍の周囲を囲むように形成しても、エミッタ
層２５とベース電極２２とが電気的に短絡することはな
い。

【００４１】この実施の形態に於いては、エミッタ層２
５のメサ型構造を形成するためのエッチングを行う際
に、通常のエッチングを行った後にエミッタ層２５の逆
メサ側面２５ｂのエッチングを防止するためのレジスト
２１を、逆メサ側面２５ｂに沿って下部エミッタ層２３
の上に形成して、再度エッチングを行っているので、エ
ミッタ層２５の順メサ側面２５ａを選択的に除去するこ
とができ、後にベース電極２７を形成した際にエミッタ
層２５の逆メサ側面２５ｂとベース電極２７とが離れて
ベース抵抗およびベース・コレクタ間容量が上昇するこ
となく、従来と同形状のベース電極２７をエミッタ層２
５の近傍のベース層４上に形成することができ、生産性
の向上を図ることができる。またさらに、下部エミッタ
層２３を層内のキャリアが枯渇化する程度に薄膜化して
ベース層４上に残しているので、ベース層４とエミッタ
層２５とのｐ−ｎ接合間での再結合電流の発生を抑制す
ることができ、装置としての性能向上を図ることが可能
である。

【図面の簡単な説明】

【図１】 ＨＢＴの製造工程に於いて、基板上にエミッ
タコンタクト層までを順次エピタキシアル成長させた段
階を示す断面図である。

【図２】 ＨＢＴの製造工程に於いて、エミッタコンタ
クト層上にエミッタ電極を形成した段階を示す断面図で
ある。

【図３】 ＨＢＴの製造工程に於いて、エミッタ層のメ
サ型構造をエッチングにより作製した段階を示す断面図
である。

【図４】 ＨＢＴの製造工程に於いて、ベース電極を形
成した段階を示す上面図である。

【図５】 ＨＢＴの製造工程に於いて、ベース電極を形
成した段階を示す断面図である。

【図６】 ＨＢＴの製造工程に於いて、エミッタ電極を
マスクとして用いてエミッタ層のメサ型構造をエッチン
グにより作製した段階を示す断面図である。

【図７】 ＨＢＴの製造工程に於いて、エミッタ層のメ
サ型構造の順メサ型側を選択的に除去するために用いる
レジストをエミッタ電極上およびベース層上に形成した
段階を示す上面図である。

【図８】 ＨＢＴの製造工程に於いて、エミッタ層のメ
サ型構造の逆メサ型側のエッチングを防止するためのレ
ジストを用いて、エミッタ層のメサ型構造の順メサ型側
を選択的に除去した段階を示す断面図である。

【図９】 ＨＢＴの製造工程に於いて、エミッタ層の順
メサ型側を選択的に除去したエミッタ層の周囲のベース
層上にベース電極を形成した段階を示す上面図である。

【図１０】 ＨＢＴの製造工程に於いて、エミッタ層の
順メサ型側を選択的に除去したエミッタ層の周囲のベー
ス層上にベース電極を形成した段階を示す断面図であ
る。

【図１１】 ＨＢＴの製造工程に於いて、ベース層上に
薄膜化された下部エミッタ層と中間エミッタ層と上部エ
ミッタ層とエミッタコンタクト層とを形成した段階を示
す断面図である。

【図１２】 ＨＢＴの製造工程に於いて、エミッタコン
タクト層上にエミッタ電極を形成した段階を示す断面図
である。

【図１３】 ＨＢＴの製造工程に於いて、エミッタ電極
をマスクとして用いて中間エミッタ層までをエッチング
し、メサ型構造を作製した段階を示す断面図である。

【図１４】 ＨＢＴの製造工程に於いて、エミッタ層の
メサ型構造の順メサ型側を選択的に除去するために用い
るレジストをエミッタ電極上および下部エミッタ層上に
形成した段階を示す上面図である。

【図１５】 ＨＢＴの製造工程に於いて、エミッタ層の
逆メサ型側のエッチングを防止するためのレジストを用
いてエミッタ層のメサ型構造の順メサ型側を選択的に除
去した段階を示す断面図である。

【図１６】 ＨＢＴの製造工程に於いて、エミッタ層の
順メサ型側を選択的に除去したエミッタ層の周囲に熱処
理とリフトオフ法とによりベース電極を形成した段階を
示す断面図である。

【図１７】 ＨＢＴの製造工程に於いて、エミッタ層の
順メサ型側を選択的に除去したエミッタ層の周囲に熱処
理とリフトオフ法とによりベース電極を形成した段階を
示す上面図である。

【図１８】 従来のＨＢＴの上面図である。

【図１９】 従来のＨＢＴの断面図である。

【図２０】 従来のＨＢＴの製造工程に於いて、基板上
にエミッタコンタクト層までを順次エピタキシアル成長
させた段階を示す断面図である。

【図２１】 従来のＨＢＴの製造工程に於いて、エミッ
タコンタクト層上にＷＳｉ層とＷ層とエミッタ電極を形
成するためのエッチング工程に用いるレジストとを形成
した段階を示す断面図である。

【図２２】 従来のＨＢＴの製造工程に於いて、レジス
トを用いてエミッタ電極を作製するためのエッチングを
行った段階を示す断面図である。

【図２３】 従来のＨＢＴの製造工程に於いて、上部エ
ミッタ電極をマスクとして用いて下部エミッタ電極の側
面を選択的に除去した段階を示す断面図である。

【図２４】 従来のＨＢＴの製造工程に於いて、エミッ
タ層のメサ型構造を作製するためのエッチングを行った
段階を示す正面断面図である。

【図２５】 従来のＨＢＴの製造工程に於いて、エミッ
タ層のメサ型構造を作製するためのエッチングを行った
段階を示す側面断面図である。

【図２６】 従来のＨＢＴの製造工程に於いて、ベース
電極とエミッタ層とが接触して電気的に短絡している状
態を示す断面図である。

【符号の説明】

１ ＧａＡｓ基板、２ 下部コレクタ層、３ 上部コレ
クタ層、４ ベース層、５ｃ 半導体材料層、５ 下部
エミッタ層、６ｃ ｎ⁺−ＧａＡｓ層、６ 上部エミッ
タ層、７ｃ ｎ⁺−Ｉｎ_0.5Ｇａ_0.5Ａｓ層、７ エミッ
タコンタクト層、８ エミッタ層、８ａ 順メサ側面、
８ｂ 逆メサ側面、８ｃ ３層構造、９ａ ＷＳｉ層、
９ 下部エミッタ電極、１０ａ Ｗ層、１０ 上部エミ
ッタ電極、１１ エミッタ電極、１４ ベース電極、２
０ ベース電極、２２ ベース電極、２３ 下部エミッ
タ電極、２４ 中間エミッタ層、２７ ベース電極。

Claims (15)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 上記半導体基板上に設けられたコレクタ層と、 上記コレクタ層上に設けられたベース層と、 上記ベース層上に設けられ、順メサ側面を持つメサ型構
   造のエミッタ層と、 上記エミッタ層上に設けられたエミッタ電極と、 上記エミッタ電極および上記ベース層を含むが上記順メ
   サ側面は含まない平面投影領域内に設けられていて、少
   なくとも上記ベース層上に上記エミッタ層に対して自己
   整合的に形成され、上記エミッタ層の上記順メサ側面か
   ら離間してなるベース電極とを備えたヘテロ接合バイポ
   ーラトランジスタ。
2. 【請求項２】 半導体基板と、 上記半導体基板上に設けられたコレクタ層と、 上記コレクタ層上に設けられたベース層と、 上記ベース層上に設けられ、下部エミッタ層を持ち、順
   メサ側面を持つメサ型構造のエミッタ層と、 上記エミッタ層上に設けられたエミッタ電極と、 上記エミッタ電極および上記ベース層を含む平面投影領
   域内に設けられ、少なくとも上記ベース層上に上記エミ
   ッタ層に対して自己整合的に形成されたベース電極とを
   備え、 上記エミッタ層の上記順メサ側面は、上記下部エミッタ
   層についてだけエッチングにより後退させられてなり、
   上記エミッタ電極よりも内側に位置し、上記ベース電極
   から離間してなるヘテロ接合バイポーラトランジスタ。
3. 【請求項３】 半導体基板と、 上記半導体基板上に設けられたコレクタ層と、 上記コレクタ層上に設けられたベース層と、 上記ベース層上に設けられ、順メサ側面を持つメサ型構
   造のエミッタ層と、 上記エミッタ層上に設けられたエミッタ電極と、 上記エミッタ電極および上記ベース層を含む平面投影領
   域内に設けられ、少なくとも上記ベース層上に上記エミ
   ッタ層に対して自己整合的に形成されたベース電極とを
   備え、 上記エミッタ層の上記順メサ側面は、上記エミッタ層の
   全体についてエッチングにより後退させられてなり、上
   記エミッタ電極よりも内側に位置し、上記ベース電極か
   ら離間してなるヘテロ接合バイポーラトランジスタ。
4. 【請求項４】 上記ベース層上に設けられた薄膜空乏層
   を備え、上記ベース電極が上記薄膜空乏層を通して上記
   ベース層に導通してなる請求項３記載のヘテロ接合バイ
   ポーラトランジスタ。
5. 【請求項５】 上記半導体基板が第１伝導型のＧａＡｓ
   であって、 上記コレクタ層が第１伝導型のＧａＡｓ層である下部コ
   レクタ層と、上記ＧａＡｓ層よりも不純物濃度の低い第
   １伝導型のＧａＡｓ層である上部コレクタ層とを備え、 上記ベース層が第２伝導型のＧａＡｓ層であって、 上記メサ型構造のエミッタ層が下部エミッタ層となる第
   １伝導型の半導体材料層と、上部エミッタ層となる第１
   伝導型のＧａＡｓ層と、エミッタコンタクト層となる第
   １伝導型のＩｎ_xＧａ_1-xＡｓ層とを備え、 上記エミッタ電極が下部エミッタ電極となるＷＳｉ層
   と、上部エミッタ電極となるＷ層とを備え、 上記ベース電極がＰｔ層とＴｉ層とＰｔ層とＡｕ層とを
   順次積層した４層構造である請求項１乃至請求項４のい
   ずれか記載のヘテロ接合バイポーラトランジスタ。
6. 【請求項６】 上記薄膜空乏層が半導体材料層を薄膜化
   したものである請求項４記載のヘテロ接合バイポーラト
   ランジスタ。
7. 【請求項７】 上記半導体材料層がＡｌ_xＧａ_1-xＡｓ層
   である請求項５記載のヘテロ接合バイポーラトランジス
   タ。
8. 【請求項８】 上記半導体材料層がＩｎ_xＧａ_1-xＰ層で
   ある請求項５記載のヘテロ接合バイポーラトランジス
   タ。
9. 【請求項９】 半導体基板を用意する工程と、 上記半導体基板上にコレクタ層を形成する工程と、 上記コレクタ層上にベース層を形成する工程と、 上記ベース層上に、順メサ側面を持つメサ型構造のエミ
   ッタ層を形成する工程と、 上記エミッタ層上にエミッタ電極を形成する工程と、 上記エミッタ電極および上記ベース層を含むが上記順メ
   サ側面は含まない平面投影領域を選択する工程と、 上記平面投影領域内に導電体層を形成し、もって上記ベ
   ース層上に上記エミッタ層に対して自己整合的に形成さ
   れたベース電極を形成する工程とを備えたヘテロ接合バ
   イポーラトランジスタの製造方法。
10. 【請求項１０】 半導体基板を用意する工程と、 上記半導体基板上にコレクタ層を形成する工程と、 上記コレクタ層上にベース層を形成する工程と、 上記ベース層上に、下部エミッタ層を有し、順メサ側面
    を持つメサ型構造のエミッタ層を形成する工程と、 上記エミッタ層上にエミッタ電極を形成する工程と、 上記エミッタ電極および上記ベース層を含むが上記順メ
    サ側面は含まない平面投影領域を選択する工程と、 上記平面投影領域内にレジストを形成する工程と、 上記レジストを用いて上記エミッタ層の上記下部エミッ
    タ層の上記順メサ側面を選択的にエッチングする工程
    と、 上記エミッタ電極および上記ベース層上に導電体層を形
    成し、もって上記ベース層上に上記エミッタ層に対して
    自己整合的に形成されたベース電極を形成する工程とを
    備えたヘテロ接合バイポーラトランジスタの製造方法。
11. 【請求項１１】 半導体基板を用意する工程と、 上記半導体基板上にコレクタ層を形成する工程と、 上記コレクタ層上にベース層を形成する工程と、 上記ベース層上に、薄膜空乏層を形成する工程と、 上記薄膜空乏層上に順メサ側面を持つメサ型構造のエミ
    ッタ層を形成する工程と、 上記エミッタ層上にエミッタ電極を形成する工程と、 上記エミッタ電極および上記薄膜空乏層を含むが上記順
    メサ側面は含まない平面投影領域を選択する工程と、 上記平面投影領域内にレジストを形成する工程と、 上記レジストを用いて上記エミッタ層の上記順メサ側面
    を選択的にエッチングする工程と、 上記レジスト除去する工程と、 上記エミッタ電極および上記薄膜空乏層上に導電体層を
    形成する工程と、 上記導電体層を熱処理し、もって上記導電体層を上記薄
    膜空乏層を通して上記ベース層に導通させ、上記上ベー
    ス層上に上記エミッタ層に対して自己整合的に形成され
    たベース電極を形成する工程とを備えたヘテロ接合バイ
    ポーラトランジスタの製造方法。
12. 【請求項１２】 上記半導体基板が第１伝導型のＧａＡ
    ｓであって、 上記コレクタ層が第１伝導型のＧａＡｓ層である下部コ
    レクタ層と、上記ＧａＡｓ層よりも不純物濃度の低い第
    １伝導型のＧａＡｓ層である上部コレクタ層ととを備
    え、 上記ベース層が第２伝導型のＧａＡｓ層であって、 上記メサ型構造のエミッタ層が下部エミッタ層となる第
    １伝導型の半導体材料層と、上部エミッタ層となる第１
    伝導型のＧａＡｓ層と、エミッタコンタクト層となる第
    １伝導型のＩｎ_xＧａ_1-xＡｓ層とを備え、 上記エミッタ電極が下部エミッタ電極となるＷＳｉ層
    と、上部エミッタ電極となるＷ層とを備え、 上記ベース電極がＰｔ層とＴｉ層とＰｔ層とＡｕ層とを
    順次積層した４層構造である請求項９乃至請求項１１の
    いずれか記載のヘテロ接合バイポーラトランジスタの製
    造方法。
13. 【請求項１３】 上記薄膜空乏層が半導体材料層を薄膜
    化したものである請求項１１記載のヘテロ接合バイポー
    ラトランジスタの製造方法。
14. 【請求項１４】 上記半導体材料層がＡｌ_xＧａ_1-xＡｓ
    層である請求項１２記載のヘテロ接合バイポーラトラン
    ジスタの製造方法。
15. 【請求項１５】 上記半導体材料層がＩｎ_xＧａ_1-xＰ層
    である請求項１２記載のヘテロ接合バイポーラトランジ
    スタの製造方法。