JPH09246321A - 半導体ユニット及びその形成方法 - Google Patents

半導体ユニット及びその形成方法

Info

Publication number
JPH09246321A
JPH09246321A JP8049368A JP4936896A JPH09246321A JP H09246321 A JPH09246321 A JP H09246321A JP 8049368 A JP8049368 A JP 8049368A JP 4936896 A JP4936896 A JP 4936896A JP H09246321 A JPH09246321 A JP H09246321A
Authority
JP
Japan
Prior art keywords
semiconductor device
circuit board
conductive
conductive adhesive
bump
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8049368A
Other languages
English (en)
Other versions
JP3409957B2 (ja
Inventor
Masahiro Ono
正浩 小野
Yoshihiro Bessho
芳宏 別所
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP04936896A priority Critical patent/JP3409957B2/ja
Priority to US08/812,754 priority patent/US5844320A/en
Publication of JPH09246321A publication Critical patent/JPH09246321A/ja
Priority to US08/943,758 priority patent/US6103551A/en
Application granted granted Critical
Publication of JP3409957B2 publication Critical patent/JP3409957B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/01—Manufacture or treatment
    • H10W74/012—Manufacture or treatment of encapsulations on active surfaces of flip-chip devices, e.g. forming underfills
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/15—Encapsulations, e.g. protective coatings characterised by their shape or disposition on active surfaces of flip-chip devices, e.g. underfills
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
    • H05K3/321—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by conductive adhesives
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
    • H10W72/01204—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps using temporary auxiliary members, e.g. using sacrificial coatings or handle substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
    • H10W72/01215—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps forming coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
    • H10W72/01221—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps using local deposition
    • H10W72/01225—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps using local deposition in solid form, e.g. by using a powder or by stud bumping
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/072—Connecting or disconnecting of bump connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H10W72/07331—Connecting techniques
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/251—Materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/251—Materials
    • H10W72/252—Materials comprising solid metals or solid metalloids, e.g. PbSn, Ag or Cu
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H10W72/351—Materials of die-attach connectors
    • H10W72/353—Materials of die-attach connectors not comprising solid metals or solid metalloids, e.g. ceramics
    • H10W72/354—Materials of die-attach connectors not comprising solid metals or solid metalloids, e.g. ceramics comprising polymers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/853—On the same surface
    • H10W72/856—Bump connectors and die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Adhesives Or Adhesive Processes (AREA)

Abstract

(57)【要約】 【課題】 信頼性を向上させ、劣化を抑えることのでき
る半導体装置の実装体（半導体ユニット）を実現する。 【解決手段】 半導体装置（ＩＣチップ）６の突起電極
（バンプ）７に、ＡｇＰｄの導電性フィラーからなる第
１の導電性接着剤４をフェイスダウン状態で転写する。
次いで、第１の導電性接着剤４が転写された突起電極７
に、Ａｇの導電性フィラーからなる第２の導電性接着剤
５を転写する。これにより、突起電極７に、第１及び第
２の導電性接着剤４、５からなる接合層を形成する。次
いで、第２の導電性接着剤５を回路基板９の入出力端子
電極８に当接させた状態で、半導体装置６を回路基板９
にフェイスダウン状態で実装する。最後に、半導体装置
６と回路基板９との間隙及び半導体装置６の側面を、無
機物の剛体フィラーと有機物の樹脂からなる封止樹脂２
によって封止する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、実装において半導
体装置と回路基板との接続の信頼性を高めた半導体ユニ
ット及びその形成方法に関する。
【０００２】
【従来の技術】従来、回路基板の入出力端子電極に半導
体装置を実装する際には、半田付けを用いたワイヤボン
ディング法がよく利用されていた。しかし、近年、半導
体装置のパッケージの小型化と接続端子数の増加とによ
り、接続端子間の間隔が狭くなり、従来の半田付け技術
で対処することは次第に困難となってきた。
【０００３】そこで、最近では、集積回路チップ等の半
導体装置を回路基板の入出力端子電極上に直接実装する
ことにより、実装面積を小型化して効率的使用を図ろう
とする方法が提案されている。
【０００４】なかでも、半導体装置を回路基板にフェイ
スダウン状態でフリップチップ実装する方法は、半導体
装置と回路基板との電気的接続を一括して行うことがで
きること、及び接続後の機械的強度が強いことから有用
な方法であるとされている。
【０００５】例えば、工業調査会、１９８０年１月１５
日発行、日本マイクロエレクトロニクス協会編、「ＩＣ
化実装技術」には、半田メッキ法を用いた実装方法が記
載されている。以下、この実装方法について説明する。
【０００６】図７（ａ）は従来の半導体装置における半
田バンプを示す概略断面図、図７（ｂ）は従来の半導体
ユニットを示す概略断面図である。図７に示すように、
半導体装置（ＩＣ基板）１１６の電極パッド１１３を回
路基板１１９の入出力端子電極１１８に接続する場合に
は、まず半導体装置（ＩＣ基板）１１６の電極パッド１
１３上に密着金属膜１１２及び拡散防止金属膜１１１を
蒸着法によって形成した後、拡散防止金属膜１１１の上
に半田からなる電気的接続接点（以下「半田バンプ」と
いう。）１１０をメッキ法によって形成する（図７
（ａ））。次いで、図７（ｂ）に示すように、上記のよ
うにして形成したＩＣチップ（図７（ａ））を、半田バ
ンプ１１０が回路基板１１９の入出力端子電極１１８上
に当接するように位置合わせを行い、フェイスダウン状
態で回路基板１１９上に載置する。最後に、この半導体
装置（ＩＣ基板）１１６の実装体（半導体ユニット）を
高温に加熱することにより、半田バンプ１１０を回路基
板１１９の入出力端子電極１１８に融着する。
【０００７】また、最近では、図８に示すような半導体
ユニットも提案されている。図８は従来の導電性接着剤
を用いた半導体ユニットを示す概略断面図である。図８
に示すように、半導体装置（ＩＣ基板）１２６の電極パ
ッド１２３上には、ワイヤボンディング法又はメッキ法
によって電気的接続接点（Ａｕバンプ）１２０が形成さ
れている。また、このＡｕバンプ１２０は、導電性接着
剤（接合層）１２５を介して回路基板１２９の入出力端
子電極１２８に接続されている。このような半導体ユニ
ットにおいては、半導体装置１２６のＡｕバンプ１２０
に導電性接着剤１２５を転写した後、回路基板１２９の
入出力端子電極１２８にＡｕバンプ１２０が当接するよ
うに位置合わせを行い、導電性接着剤１２５を硬化させ
ることにより、電気的接続が得られる。
【０００８】さらに、半導体装置を回路基板との接続を
補強するために、封止樹脂によって封止した半導体ユニ
ットも提案されている。この半導体ユニットにおいて
は、さらに封止樹脂の封入工程、硬化工程が必要とな
る。
【０００９】
【発明が解決しようとする課題】しかし、上記のような
従来の半導体装置及びその実装体（半導体ユニット）に
は、次のような問題点がある。
【００１０】すなわち、回路基板の端子電極は、表面が
Ａｕの場合が多いが、Ａｕは反応性に乏しい元素である
ため、導電性接着剤と端子電極とは接着し難く、接着力
が無い上に界面の接触抵抗も高い。また、半導体装置の
突起電極と導電性接着剤との界面についても同じことが
言え、半導体装置と回路基板との接続の信頼性が問題と
なる。
【００１１】特に、温度サイクル試験などの熱履歴の加
わる試験を行う場合には、半導体装置、回路基板、封止
樹脂の熱膨張係数に差があるために、熱膨張による応力
や吸湿による接着力の著しい低下によってバルク部に亀
裂、剥離が発生し、接続界面部が不安定になって電気的
接続点（Ａｕバンプ）の抵抗値が増大するといった危険
性がある。
【００１２】本発明は、従来技術における前記課題を解
決するためになされたものであり、信頼性を向上させ、
劣化を抑えることのできる半導体装置の実装体（半導体
ユニット）及びその形成方法を提供することを目的とす
る。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体ユニットの構成は、突起電極
（バンプ）を有する半導体装置が回路基板の端子電極に
フェイスダウン状態で実装された半導体ユニットであっ
て、前記半導体装置の突起電極（バンプ）が前記回路基
板の前記端子電極に少なくとも２種類の導電性接着剤か
らなる接合層を介して電気的に接続されていることを特
徴とする。
【００１４】また、前記本発明の半導体ユニットの構成
においては、少なくとも前記接合層を囲むようにして無
機物の剛体フィラーと有機物の樹脂からなる封止樹脂に
よって封止されているのが好ましい。
【００１５】また、前記本発明の半導体ユニットの構成
においては、突起電極（バンプ）は、Ａｕ、Ｃｕ、Ａｌ
及び半田からなる群から選ばれる少なくとも１つによっ
て形成されているのが好ましい。
【００１６】また、前記本発明の半導体ユニットの構成
においては、接合層は、少なくとも２種類の原子の導電
性フィラーからなる第１の導電性接着剤と、単体の原子
の導電性フィラーからなる第２の導電性接着剤とによっ
て形成され、前記第２の導電性接着剤の少なくとも一部
は回路基板の端子電極に接しているのが好ましい。
【００１７】また、前記本発明の半導体ユニットの構成
においては、封止樹脂の水素イオン濃度指数は、ｐＨ≦
８であるのが好ましい。
【００１８】また、本発明に係る半導体ユニットの形成
方法は、突起電極（バンプ）を有する半導体装置が接合
層を介して回路基板の端子電極にフェイスダウン状態で
実装された半導体ユニットの形成方法であって、前記半
導体装置の突起電極（バンプ）と前記回路基板の前記端
子電極との間に少なくとも２種類の導電性接着剤からな
る接合層を形成する工程を含むことを特徴とする。
【００１９】また、前記本発明方法の構成においては、
半導体装置の突起電極（バンプ）に、まず少なくとも２
種類の原子の導電性フィラーからなる第１の導電性接着
剤をフェイスダウン状態で転写した後、単体の原子の導
電性フィラーからなる第２の導電性接着剤を転写するこ
とにより、前記接合層を形成するのが好ましい。
【００２０】また、前記本発明方法の構成においては、
半導体装置の突起電極（バンプ）に少なくとも２種類の
原子の導電性フィラーからなる第１の導電性接着剤をフ
ェイスダウン状態で転写すると共に、単体の原子の導電
性フィラーからなる第２の導電性接着剤を前記回路基板
の前記端子電極上の実装箇所に予め塗布しておき、前記
半導体装置を前記回路基板の前記端子電極上に実装する
ことにより、接合層を形成するのが好ましい。
【００２１】また、前記本発明方法の構成においては、
半導体装置の突起電極（バンプ）に単体の原子の導電性
フィラーからなる第２の導電性接着剤を転写した後、前
記回路基板の前記端子電極上にフェイスダウン状態で接
触させて引き上げることにより、前記回路基板の前記端
子電極上に前記第２の導電性接着剤を塗布し、そのまま
再度前記半導体装置の前記突起電極（バンプ）に、単体
の原子の導電性フィラーからなる第２の導電性接着剤を
転写した後、少なくとも２種類の原子の導電性フィラー
からなる第１の導電性接着剤を転写し、前記半導体装置
を前記回路基板の前記端子電極上に実装することによ
り、接合層を形成するのが好ましい。
【００２２】また、前記本発明方法の構成においては、
半導体装置の突起電極（バンプ）に、まず単体の原子の
導電性フィラーからなる第２の導電性接着剤をフェイス
ダウン状態で転写した後、少なくとも２種類の原子の導
電性フィラーからなる第１の導電性接着剤を転写すると
共に、単体の原子の導電性フィラーからなる第２の導電
性接着剤を前記回路基板の前記端子電極上の実装箇所に
予め塗布しておき、前記半導体装置を前記回路基板の前
記端子電極上に実装することにより、接合層を形成する
のが好ましい。
【００２３】前記本発明の半導体ユニットの構成によれ
ば、突起電極（バンプ）を有する半導体装置が回路基板
の端子電極にフェイスダウン状態で実装された半導体ユ
ニットであって、前記半導体装置の突起電極（バンプ）
が前記回路基板の前記端子電極に少なくとも２種類の導
電性接着剤からなる接合層を介して電気的に接続されて
いることを特徴とするので、導電性接着剤と半導体装置
の突起電極（バンプ）との界面、あるいは導電性接着剤
と回路基板の端子電極との界面における密着力を高める
ことができ、界面における接触抵抗を低減することがで
きるので、界面の接続信頼性を向上させることができる
と共に、劣化をも抑えることができる。
【００２４】また、前記本発明の半導体ユニットの構成
において、少なくとも前記接合層を囲むようにして無機
物の剛体フィラーと有機物の樹脂からなる封止樹脂によ
って封止されているという好ましい例によれば、半導体
装置と回路基板との接続を補強することができる。
【００２５】また、前記本発明の半導体ユニットの構成
において、突起電極（バンプ）は、Ａｕ、Ｃｕ、Ａｌ及
び半田からなる群から選ばれる少なくとも１つによって
形成されているという好ましい例によれば、突起電極
（バンプ）の固有抵抗値が低くなるので、半導体装置と
回路基板との接続の信頼性を損なうことがない。
【００２６】また、前記本発明の半導体ユニットの構成
において、接合層は、少なくとも２種類の原子の導電性
フィラーからなる第１の導電性接着剤と、単体の原子の
導電性フィラーからなる第２の導電性接着剤とによって
形成され、前記第２の導電性接着剤の少なくとも一部は
回路基板の端子電極に接しているという好ましい例によ
れば、界面の接触抵抗が高くなることを、単体の原子の
導電性フィラーを用いることによって抑制することがで
きる。
【００２７】また、前記本発明の半導体ユニットの構成
において、封止樹脂の水素イオン濃度指数は、ｐＨ≦８
であるという好ましい例によれば、封止樹脂中のフィラ
ーの大きさとｐＨによって支配される表面電荷により、
フィラーの分散性を良好にすることができる。
【００２８】また、前記本発明方法の構成によれば、突
起電極（バンプ）を有する半導体装置が接合層を介して
回路基板の端子電極にフェイスダウン状態で実装された
半導体ユニットの形成方法であって、前記半導体装置の
突起電極（バンプ）と前記回路基板の前記端子電極との
間に少なくとも２種類の導電性接着剤からなる接合層を
形成する工程を含むことを特徴とするので、導電性接着
剤と半導体装置の突起電極（バンプ）との界面、あるい
は導電性接着剤と回路基板の端子電極との界面における
密着力を高めることができ、界面における接触抵抗を低
減することができるので、界面の接続信頼性を向上させ
ることができると共に、劣化をも抑えることのできる半
導体ユニットを得ることができる。
【００２９】また、前記本発明方法の構成において、半
導体装置の突起電極（バンプ）に、まず少なくとも２種
類の原子の導電性フィラーからなる第１の導電性接着剤
をフェイスダウン状態で転写した後、単体の原子の導電
性フィラーからなる第２の導電性接着剤を転写すること
により、前記接合層を形成するという好ましい例によれ
ば、接着性に乏しい回路基板の電極との境界で接触抵抗
が高くなることを、単体の原子の導電性フィラーを用い
ることによって抑制することができる。
【００３０】また、前記本発明方法の構成において、半
導体装置の突起電極（バンプ）に少なくとも２種類の原
子の導電性フィラーからなる第１の導電性接着剤をフェ
イスダウン状態で転写すると共に、単体の原子の導電性
フィラーからなる第２の導電性接着剤を前記回路基板の
前記端子電極上の実装箇所に予め塗布しておき、前記半
導体装置を前記回路基板の前記端子電極上に実装するこ
とにより、接合層を形成するという好ましい例によれ
ば、接着性に乏しい回路基板の電極上に単体の原子の導
電性フィラーからなる導電性接着剤が接触することとな
るので、界面の接触抵抗が高くなることを抑制すること
ができる。
【００３１】また、前記本発明方法の構成において、半
導体装置の突起電極（バンプ）に単体の原子の導電性フ
ィラーからなる第２の導電性接着剤を転写した後、前記
回路基板の前記端子電極上にフェイスダウン状態で接触
させて引き上げることにより、前記回路基板の前記端子
電極上に前記第２の導電性接着剤を塗布し、そのまま再
度前記半導体装置の前記突起電極（バンプ）に、単体の
原子の導電性フィラーからなる第２の導電性接着剤を転
写した後、少なくとも２種類の原子の導電性フィラーか
らなる第１の導電性接着剤を転写し、前記半導体装置を
前記回路基板の前記端子電極上に実装することにより、
接合層を形成するという好ましい例によれば、界面の接
触抵抗が高くなると考えられる突起電極（バンプ）と接
着剤、回路基板の端子電極と接着剤の部分に単体の原子
の導電性フィラーからなる導電性接着剤を用いることと
なるので、半導体装置と回路基板との接続の信頼性が向
上する。
【００３２】また、前記本発明方法の構成において、半
導体装置の突起電極（バンプ）に、まず単体の原子の導
電性フィラーからなる第２の導電性接着剤をフェイスダ
ウン状態で転写した後、少なくとも２種類の原子の導電
性フィラーからなる第１の導電性接着剤を転写すると共
に、単体の原子の導電性フィラーからなる第２の導電性
接着剤を前記回路基板の前記端子電極上の実装箇所に予
め塗布しておき、前記半導体装置を前記回路基板の前記
端子電極上に実装することにより、接合層を形成すると
いう好ましい例によれば、界面の接触抵抗が高くなると
考えられる突起電極（バンプ）と接着剤、回路基板の端
子電極と接着剤の部分に単体の原子の導電性フィラーか
らなる導電性接着剤を用いることとなるので、半導体装
置と回路基板との接続の信頼性が向上する。
【００３３】
【発明の実施の形態】以下に、実施の形態を用いて本発
明をさらに具体的に説明する。
【００３４】〈第１の実施の形態〉図１は本発明の第１
の実施の形態の半導体ユニットの形成方法を示す工程断
面図である。
【００３５】図１に示すように、半導体装置（ＩＣチッ
プ）６の電極パッド３上には、Ａｕからなる２段突起状
の突起電極（バンプ）７が形成されている。一方、回路
基板９には入出力端子電極８が形成されている。
【００３６】まず、図１（ａ）に示すように、半導体装
置（ＩＣチップ）６の突起電極（バンプ）７に、少なく
とも２種類の原子の導電性フィラー、例えばＡｇＰｄの
導電性フィラーからなる第１の導電性接着剤４をフェイ
スダウン状態で転写する。次いで、図１（ｂ）に示すよ
うに、第１の導電性接着剤４が転写された突起電極（バ
ンプ）７に、単体の原子の導電性フィラー、例えばＡｇ
の導電性フィラーからなる第２の導電性接着剤５を転写
する。これにより、突起電極（バンプ）７に、第１及び
第２の導電性接着剤４、５からなる接合層が形成され
る。次いで、図１（ｃ）に示すように、第２の導電性接
着剤５を回路基板９の入出力端子電極８に当接させた状
態で、半導体装置（ＩＣチップ）６を回路基板９にフェ
イスダウン状態で実装する。最後に、半導体装置（ＩＣ
チップ）６と回路基板９との間隙及び半導体装置（ＩＣ
チップ）６の側面を、無機物の剛体フィラー（例えば、
シリカ）と有機物の樹脂（例えば、エポキシ系）からな
る封止樹脂２（水素イオン濃度指数ｐＨは約４）によっ
て封止する。以上の工程により、半導体ユニットが得ら
れる。
【００３７】半導体ユニットを以上のように構成すれ
ば、半導体装置（ＩＣチップ）６の突起電極（バンプ）
７と回路基板９の入出力端子電極８とが２種類の導電性
接着剤（第１及び第２の導電性接着剤４、５）からなる
接合層を介して電気的に接続されるので、第１の導電性
接着剤４と半導体装置（ＩＣチップ）６の突起電極（バ
ンプ）７との界面、あるいは第２の導電性接着剤５と回
路基板９の入出力端子電極８との界面における密着力を
高めることができ、界面における接触抵抗を低減するこ
とができるので、界面の接続信頼性を向上させることが
できると共に、劣化をも抑えることができる。特に、導
電性接着剤の一つとして少なくとも２種類の原子の導電
性フィラーからなる第１の導電性接着剤４を用いれば、
マイグレーション性に優れたものとなる。また、導電性
接着剤の一つとして単体の原子の導電性フィラーからな
る第２の導電性接着剤５を用いれば、界面の接続信頼性
が向上する。また、半導体装置（ＩＣチップ）６と回路
基板９との間隙及び半導体装置（ＩＣチップ）６の側面
を封止樹脂２によって封止したので、半導体装置（ＩＣ
チップ）６と回路基板９との接続を補強することができ
る。
【００３８】尚、本実施の形態においては、接合層とし
て２種類の導電性接着剤（第１及び第２の導電性接着剤
４、５）を用いているが、必ずしもこれに限定されるも
のではなく、２種類以上の導電性接着剤によって接合層
を構成してもよい。
【００３９】また、本実施の形態においては、単体の原
子の導電性フィラーとしてＡｇの導電性フィラーを例に
挙げて説明しているが、必ずしもこれに限定されるもの
ではなく、例えば、Ｎｉ、Ｃｕなどの導電性フィラーを
用いることもできる。
【００４０】また、本実施の形態においては、少なくと
も２種類の原子の導電性フィラーとしてＡｇＰｄの導電
性フィラーを例に挙げて説明しているが、必ずしもこれ
に限定されるものではなく、例えば、ＡｇＣｕ、ＡｕＰ
ｔなどの導電性フィラーを用いることもできる。
【００４１】また、本実施の形態においては、２段突起
状の突起電極（バンプ）７を用いているが、必ずしもこ
の形状の突起電極（バンプ）に限定されるものではな
い。突起電極（バンプ）を２段突起状に形成すれば、必
要量以上の導電性接着剤が突起電極（バンプ）の先端部
に付着することはないので、突起電極（バンプ）に適量
の導電性接着剤を塗布することができる。
【００４２】また、本実施の形態においては、突起電極
（バンプ）７の材料としてＡｕを用いているが、必ずし
もこれに限定されるものではなく、Ｃｕ、Ａｌ、半田又
はこれらの合金を用いてもよい。
【００４３】また、本実施の形態においては、半導体装
置（ＩＣチップ）６と回路基板９との間隙及び半導体装
置（ＩＣチップ）６の側面を、封止樹脂２によって封止
しているが、必ずしもこの構成に限定されるものではな
く、少なくとも接合層（導電性接着剤４、５）を囲むよ
うにして封止すればよい。
【００４４】また、本実施の形態においては、封止樹脂
２として水素イオン濃度指数ｐＨが約４のものを用いて
いるが、必ずしもこれに限定されるものではない。水素
イオン濃度指数がｐＨ≦８である封止樹脂を用いれば、
封止樹脂２中のフィラーの大きさとｐＨにより支配され
る表面電荷によってフィラーの分散性を良好なものとす
ることができる。
【００４５】〈第２の実施の形態〉図２は本発明の第２
の実施の形態の半導体ユニットの形成方法を示す工程断
面図である。
【００４６】図２に示すように、半導体装置（ＩＣチッ
プ）２６の電極パッド２３上には、Ａｕからなる２段突
起状の突起電極（バンプ）２７が形成されている。一
方、回路基板２９には入出力端子電極２８が形成されて
おり、入出力端子電極２８上の実装箇所には単体の原子
の導電性フィラー、例えばＡｇの導電性フィラーからな
る第２の導電性接着剤２５が予め塗布されている（図２
（ｂ））。この第２の導電性接着剤２５の塗布は、例え
ば別の半導体装置に単体の原子の導電性フィラーからな
る導電性接着剤をフェイスダウン状態で転写し、それを
回路基板２９の入出力端子電極２８上の実装箇所に接触
させて、引き上げることにより行うことができる。
【００４７】まず、図２（ａ）に示すように、突起電極
（バンプ）２７に、少なくとも２種類の原子の導電性フ
ィラー、例えばＡｇＰｄの導電性フィラーからなる第１
の導電性接着剤２４をフェイスダウン状態で転写する。
次いで、第１の導電性接着剤２４を回路基板２９の入出
力端子電極２８上の第２の導電性接着剤２５に当接させ
た状態で、半導体装置（ＩＣチップ）２６を回路基板２
９にフェイスダウン状態で実装する。これにより、半導
体装置（ＩＣチップ）２６は、第１及び第２の導電性接
着剤２４、２５からなる接合層を介して回路基板２９に
実装される。最後に、図２（ｃ）に示すように、半導体
装置（ＩＣチップ）２６と回路基板２９との間隙及び半
導体装置（ＩＣチップ）２６の側面を、無機物の剛体フ
ィラーと有機物の樹脂からなる封止樹脂２２によって封
止する。以上の工程により、半導体ユニットが得られ
る。
【００４８】半導体ユニット、特に半導体装置（ＩＣチ
ップ）２６の突起電極（バンプ）２７と回路基板２９の
入出力端子電極２８とを電気的に接続する接合層を以上
のようにして形成すれば、第２の導電性接着剤２５と回
路基板２９との界面における接触抵抗を低減することが
できるので、界面の接続信頼性を向上させることができ
る。
【００４９】尚、本実施の形態においては、２段突起状
の突起電極（バンプ）２７を用いているが、必ずしもこ
の形状の突起電極（バンプ）に限定されるものではな
い。突起電極（バンプ）を２段突起状に形成すれば、必
要量以上の導電性接着剤が突起電極（バンプ）の先端部
に付着することはないので、適量の導電性接着剤を塗布
することができる。
【００５０】また、本実施の形態においては、突起電極
（バンプ）２７の材料としてＡｕを用いているが、必ず
しもこれに限定されるものではなく、Ｃｕ、Ａｌ、半田
又はこれらの合金を用いてもよい。
【００５１】また、本実施の形態においては、半導体装
置（ＩＣチップ）２６と回路基板２９との間隙及び半導
体装置（ＩＣチップ）２６の側面を、封止樹脂２２によ
って封止しているが、必ずしもこの構成に限定されるも
のではなく、少なくとも第１及び第２の導電性接着剤２
４、２５からなる接合層を囲むようにして封止されてい
ればよい。
【００５２】〈第３の実施の形態〉図３は本発明の第３
の実施の形態の半導体ユニットの形成方法を示す工程断
面図、図４は本発明の第３の実施の形態の半導体ユニッ
トを示す断面図である。
【００５３】図３、図４に示すように、半導体装置（Ｉ
Ｃチップ）３６の電極パッド３３上には、Ａｕからなる
２段突起状の突起電極（バンプ）３７が形成されてい
る。一方、回路基板３９には入出力端子電極３８が形成
されている。
【００５４】まず、図３（ａ）に示すように、半導体装
置（ＩＣチップ）３６の突起電極（バンプ）３７に、単
体の原子の導電性フィラー、例えばＡｇの導電性フィラ
ーからなる第２の導電性接着剤３５をフェイスダウン状
態で転写する。次いで、図３（ｂ）に示すように、突起
電極（バンプ）３７に第２の導電性接着剤３５が転写さ
れた半導体装置（ＩＣチップ）３６を、回路基板３９の
入出力端子電極３８上の実装箇所にフェイスダウン状態
で接触させて、引き上げることにより、第２の導電性接
着剤３５を、回路基板３９の入出力端子電極３８上に塗
布する。次いで、図３（ｃ）に示すように、そのまま再
度、半導体装置（ＩＣチップ）３６の突起電極（バン
プ）３７に、単体の原子の導電性フィラー、例えばＡｇ
の導電性フィラーからなる第２の導電性接着剤３５をフ
ェイスダウン状態で転写する。次いで、図３（ｄ）に示
すように、導電性接着剤３５が転写された突起電極（バ
ンプ）３７に、少なくとも２種類の原子の導電性フィラ
ー、例えばＡｇＰｄの導電性フィラーからなる第１の導
電性接着剤３４を転写する。これにより、突起電極（バ
ンプ）３７に、第１及び第２の導電性接着剤３４、３５
からなる接合層を形成する。次いで、図３（ｅ）、図４
に示すように、突起電極（バンプ）３７上の第１の導電
性接着剤３４を回路基板３９の入出力端子電極３８上の
第２の導電性接着剤３５に当接させた状態で、半導体装
置（ＩＣチップ）３６を回路基板３９にフェイスダウン
状態で実装する。最後に、図４に示すように、半導体装
置（ＩＣチップ）３６と回路基板３９との間隙及び半導
体装置（ＩＣチップ）３６の側面を、無機物の剛体フィ
ラーと有機物の樹脂からなる封止樹脂３２によって封止
する。以上の工程により、半導体ユニットが得られる。
【００５５】半導体ユニット、特に半導体装置（ＩＣチ
ップ）３６の突起電極（バンプ）３７と回路基板３９の
入出力端子電極３８とを電気的に接続する接合層を以上
のようにして形成すれば、第２の導電性接着剤３５と突
起電極（バンプ）３７及び第２の導電性接着剤３５と回
路基板３９との界面における接触抵抗を低減することが
できるので、界面の接続信頼性を向上させることができ
る。
【００５６】尚、本実施の形態においては、２段突起状
の突起電極（バンプ）３７を用いているが、必ずしもこ
の形状の突起電極（バンプ）に限定されるものではな
い。突起電極（バンプ）を２段突起状に形成すれば、必
要量以上の導電性接着剤が突起電極（バンプ）の先端部
に付着することはないので、適量の導電性接着剤を塗布
することができる。
【００５７】また、本実施の形態においては、突起電極
（バンプ）３７の材料としてＡｕを用いているが、必ず
しもこれに限定されるものではなく、Ｃｕ、Ａｌ、半田
又はこれらの合金を用いてもよい。
【００５８】また、本実施の形態においては、半導体装
置（ＩＣチップ）３６と回路基板３９との間隙及び半導
体装置（ＩＣチップ）３６の側面を、封止樹脂３２によ
って封止しているが、必ずしもこの構成に限定されるも
のではなく、少なくとも第１及び第２の導電性接着剤３
４、３５からなる接合層を囲むようにして封止されてい
ればよい。
【００５９】〈第４の実施の形態〉図５は本発明の第４
の実施の形態の半導体ユニットの形成方法を示す工程断
面図、図６は本発明の第４の実施の形態の半導体ユニッ
トを示す断面図である。
【００６０】図５、図６に示すように、半導体装置（Ｉ
Ｃチップ）４６の電極パッド４３上には、Ａｕからなる
２段突起状の突起電極（バンプ）４７が形成されてい
る。一方、回路基板４９には入出力端子電極４８が形成
されており、入出力端子電極４８上の実装箇所には単体
の原子の導電性フィラー、例えばＡｇの導電性フィラー
からなる第２の導電性接着剤４５が予め塗布されてい
る。この第２の導電性接着剤４５の塗布は、例えば別の
半導体装置に単体の原子の導電性フィラーからなる導電
性接着剤をフェイスダウン状態で転写し、それを回路基
板４９の入出力端子電極４８上の実装箇所に接触させ
て、引き上げることにより行うことができる。
【００６１】まず、図５（ａ）に示すように、半導体装
置（ＩＣチップ）４６の突起電極（バンプ）４７に、単
体の原子の導電性フィラー、例えばＡｇの導電性フィラ
ーからなる第２の導電性接着剤４５をフェイスダウン状
態で転写する。次いで、図５（ｂ）に示すように、第２
の導電性接着剤４５が転写された突起電極（バンプ）４
７に、少なくとも２種類の原子の導電性フィラー、例え
ばＡｇＰｄの導電性フィラーからなる第１の導電性接着
剤４４を転写する。これにより、突起電極（バンプ）４
７に、第１及び第２の導電性接着剤４４、４５からなる
接合層が形成される。次いで、図５（ｃ）、図６に示す
ように、突起電極（バンプ）４７上の第１の導電性接着
剤４４を回路基板４９の入出力端子電極４８上の第２の
導電性接着剤４５に当接させた状態で、半導体装置（Ｉ
Ｃチップ）４６を回路基板４９にフェイスダウン状態で
実装する。最後に、図６に示すように、半導体装置（Ｉ
Ｃチップ）４６と回路基板４９との間隙及び半導体装置
４６の側面を、無機物の剛体フィラーと有機物の樹脂か
らなる封止樹脂４２によって封止する。以上の工程によ
り、半導体ユニットが得られる。
【００６２】半導体ユニット、特に半導体装置（ＩＣチ
ップ）４６の突起電極（バンプ）４７と回路基板４９の
入出力端子電極４８とを電気的に接続する接合層を以上
のようにして形成すれば、第２の導電性接着剤４５と突
起電極（バンプ）４７及び第２の導電性接着剤４５と回
路基板４９との界面における接触抵抗を低減することが
できるので、界面の接続信頼性を向上させることができ
る。
【００６３】尚、本実施の形態においては、２段突起状
の突起電極（バンプ）４７を用いているが、必ずしもこ
の形状の突起電極（バンプ）に限定されるものではな
い。突起電極（バンプ）を２段突起状に形成すれば、必
要量以上の導電性接着剤が突起電極（バンプ）の先端部
に付着することはないので、適量の導電性接着剤を塗布
することができる。
【００６４】また、本実施の形態においては、突起電極
（バンプ）４７の材料としてＡｕを用いているが、必ず
しもこれに限定されるものではなく、Ｃｕ、Ａｌ、半田
又はこれらの合金を用いてもよい。
【００６５】また、本実施の形態においては、半導体装
置（ＩＣチップ）４６と回路基板４９との間隙及び半導
体装置（ＩＣチップ）４６の側面を、封止樹脂４２によ
って封止しているが、必ずしもこの構成に限定されるも
のではなく、少なくとも第１及び第２の導電性接着剤４
４、４５からなる接合層を囲むようにして封止されてい
ればよい。
【００６６】
【発明の効果】以上説明したように、本発明によれば、
半導体ユニットの接続部において、バルク部に少なくと
も２種類の導電性接着剤を用いているので、導電性接着
剤と突起電極（バンプ）との界面、あるいは導電性接着
剤と回路基板の端子電極との界面における密着力を高め
ることができ、界面における接触抵抗を低減することが
できるので、界面の接続信頼性を向上させることができ
ると共に、劣化をも抑えることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体ユニットの
形成方法を示す工程断面図である。
【図２】本発明の第２の実施の形態の半導体ユニットの
形成方法を示す工程断面図である。
【図３】本発明の第３の実施の形態の半導体ユニットの
形成方法を示す工程断面図である。
【図４】本発明の第３の実施の形態の半導体ユニットを
示す断面図である。
【図５】本発明の第４の実施の形態の半導体ユニットの
形成方法を示す工程断面図である。
【図６】本発明の第４の実施の形態の半導体ユニットを
示す断面図である。
【図７】図７（ａ）は従来の半導体装置の半田バンプの
概略断面図、図７（ｂ）は半田バンプを用いた従来の半
導体ユニットの概略断面図である。
【図８】従来の導電性接着剤を用いた半導体ユニットを
示す概略断面図である。
【符号の説明】
２、２２、３２、４２…封止樹脂 ３、２３、３３、４３…電極パッド ４、２４、３４、４４…第１の導電性接着剤 ５、２５、３５、４５…第２の導電性接着剤 ６、２６、３６、４６…半導体装置（ＩＣチップ） ７、２７、３７、４７…突起電極（バンプ） ８、２８、３８、４８…入出力端子電極 ９、２９、３９、４９…回路基板

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 突起電極（バンプ）を有する半導体装置
    が回路基板の端子電極にフェイスダウン状態で実装され
    た半導体ユニットであって、前記半導体装置の突起電極
    （バンプ）が前記回路基板の前記端子電極に少なくとも
    ２種類の導電性接着剤からなる接合層を介して電気的に
    接続されていることを特徴とする半導体ユニット。
  2. 【請求項２】 少なくとも前記接合層を囲むようにして
    無機物の剛体フィラーと有機物の樹脂からなる封止樹脂
    によって封止されている請求項１に記載の半導体ユニッ
    ト。
  3. 【請求項３】 突起電極（バンプ）は、Ａｕ、Ｃｕ、Ａ
    ｌ及び半田からなる群から選ばれる少なくとも１つによ
    って形成されている請求項１に記載の半導体ユニット。
  4. 【請求項４】 接合層は、少なくとも２種類の原子の導
    電性フィラーからなる第１の導電性接着剤と、単体の原
    子の導電性フィラーからなる第２の導電性接着剤とによ
    って形成され、前記第２の導電性接着剤の少なくとも一
    部は回路基板の端子電極に接している請求項１に記載の
    半導体ユニット。
  5. 【請求項５】 封止樹脂の水素イオン濃度指数は、ｐＨ
    ≦８である請求項１に記載の半導体ユニット。
  6. 【請求項６】 突起電極（バンプ）を有する半導体装置
    が接合層を介して回路基板の端子電極にフェイスダウン
    状態で実装された半導体ユニットの形成方法であって、
    前記半導体装置の突起電極（バンプ）と前記回路基板の
    前記端子電極との間に少なくとも２種類の導電性接着剤
    からなる接合層を形成する工程を含むことを特徴とする
    半導体ユニットの形成方法。
  7. 【請求項７】 半導体装置の突起電極（バンプ）に、ま
    ず少なくとも２種類の原子の導電性フィラーからなる第
    １の導電性接着剤をフェイスダウン状態で転写した後、
    単体の原子の導電性フィラーからなる第２の導電性接着
    剤を転写することにより、前記接合層を形成する請求項
    ６に記載の半導体ユニットの形成方法。
  8. 【請求項８】 半導体装置の突起電極（バンプ）に少な
    くとも２種類の原子の導電性フィラーからなる第１の導
    電性接着剤をフェイスダウン状態で転写すると共に、単
    体の原子の導電性フィラーからなる第２の導電性接着剤
    を前記回路基板の前記端子電極上の実装箇所に予め塗布
    しておき、前記半導体装置を前記回路基板の前記端子電
    極上に実装することにより、接合層を形成する請求項６
    に記載の半導体ユニットの形成方法。
  9. 【請求項９】 半導体装置の突起電極（バンプ）に単体
    の原子の導電性フィラーからなる第２の導電性接着剤を
    転写した後、前記回路基板の前記端子電極上にフェイス
    ダウン状態で接触させて引き上げることにより、前記回
    路基板の前記端子電極上に前記第２の導電性接着剤を塗
    布し、そのまま再度前記半導体装置の前記突起電極（バ
    ンプ）に、単体の原子の導電性フィラーからなる第２の
    導電性接着剤を転写した後、少なくとも２種類の原子の
    導電性フィラーからなる第１の導電性接着剤を転写し、
    前記半導体装置を前記回路基板の前記端子電極上に実装
    することにより、接合層を形成する請求項６に記載の半
    導体ユニットの形成方法。
  10. 【請求項１０】 半導体装置の突起電極（バンプ）に、
    まず単体の原子の導電性フィラーからなる第２の導電性
    接着剤をフェイスダウン状態で転写した後、少なくとも
    ２種類の原子の導電性フィラーからなる第１の導電性接
    着剤を転写すると共に、単体の原子の導電性フィラーか
    らなる第２の導電性接着剤を前記回路基板の前記端子電
    極上の実装箇所に予め塗布しておき、前記半導体装置を
    前記回路基板の前記端子電極上に実装することにより、
    接合層を形成する請求項６に記載の半導体ユニットの形
    成方法。
JP04936896A 1996-03-06 1996-03-06 半導体ユニット及びその形成方法 Expired - Fee Related JP3409957B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP04936896A JP3409957B2 (ja) 1996-03-06 1996-03-06 半導体ユニット及びその形成方法
US08/812,754 US5844320A (en) 1996-03-06 1997-03-06 Semiconductor unit with semiconductor device mounted with conductive adhesive
US08/943,758 US6103551A (en) 1996-03-06 1997-10-03 Semiconductor unit and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP04936896A JP3409957B2 (ja) 1996-03-06 1996-03-06 半導体ユニット及びその形成方法

Publications (2)

Publication Number Publication Date
JPH09246321A true JPH09246321A (ja) 1997-09-19
JP3409957B2 JP3409957B2 (ja) 2003-05-26

Family

ID=12829089

Family Applications (1)

Application Number Title Priority Date Filing Date
JP04936896A Expired - Fee Related JP3409957B2 (ja) 1996-03-06 1996-03-06 半導体ユニット及びその形成方法

Country Status (2)

Country Link
US (2) US5844320A (ja)
JP (1) JP3409957B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000164610A (ja) * 1998-11-30 2000-06-16 Ngk Spark Plug Co Ltd 半導体装置及びその製造方法
JP2008218643A (ja) * 2007-03-02 2008-09-18 Fujitsu Ltd 半導体装置及びその製造方法
JPWO2013153616A1 (ja) * 2012-04-10 2015-12-17 富士機械製造株式会社 ボール搭載方法、および、対基板作業機
CN110582165A (zh) * 2018-06-11 2019-12-17 深圳长城开发科技股份有限公司 一种用于从印刷电路板分离集成电路的装置

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2951882B2 (ja) 1996-03-06 1999-09-20 松下電器産業株式会社 半導体装置の製造方法及びこれを用いて製造した半導体装置
JP3409957B2 (ja) * 1996-03-06 2003-05-26 松下電器産業株式会社 半導体ユニット及びその形成方法
KR100386018B1 (ko) * 1996-06-24 2003-08-25 인터내셔널 비지네스 머신즈 코포레이션 스택형반도체디바이스패키지
US5789278A (en) * 1996-07-30 1998-08-04 Micron Technology, Inc. Method for fabricating chip modules
TW383435B (en) * 1996-11-01 2000-03-01 Hitachi Chemical Co Ltd Electronic device
JPH10178145A (ja) * 1996-12-19 1998-06-30 Texas Instr Japan Ltd 半導体装置及びその製造方法並びに半導体装置用絶縁基板
JPH10303252A (ja) * 1997-04-28 1998-11-13 Nec Kansai Ltd 半導体装置
JPH10313021A (ja) * 1997-05-12 1998-11-24 Murata Mfg Co Ltd 電子部品の実装構造およびその実装方法
JPH1126631A (ja) * 1997-07-02 1999-01-29 Matsushita Electric Ind Co Ltd 半導体装置とその製造方法
US6064120A (en) 1997-08-21 2000-05-16 Micron Technology, Inc. Apparatus and method for face-to-face connection of a die face to a substrate with polymer electrodes
DE69809787T2 (de) * 1997-10-02 2003-09-18 Matsushita Electric Industrial Co., Ltd. Montagemethode für halbleiterbauteil auf einer leiterplatte
JPH11219984A (ja) * 1997-11-06 1999-08-10 Sharp Corp 半導体装置パッケージおよびその製造方法ならびにそのための回路基板
US6049124A (en) * 1997-12-10 2000-04-11 Intel Corporation Semiconductor package
JP3624729B2 (ja) * 1998-04-06 2005-03-02 セイコーエプソン株式会社 Ｉｃチップ、ｉｃ構造体、液晶装置及び電子機器
JPH11340265A (ja) * 1998-05-22 1999-12-10 Sony Corp 半導体装置及びその製造方法
US6251211B1 (en) * 1998-07-22 2001-06-26 Micron Technology, Inc. Circuitry interconnection method
US6592943B2 (en) 1998-12-01 2003-07-15 Fujitsu Limited Stencil and method for depositing solder
US6054761A (en) 1998-12-01 2000-04-25 Fujitsu Limited Multi-layer circuit substrates and electrical assemblies having conductive composition connectors
US6528890B1 (en) * 1998-12-01 2003-03-04 Micron Technology, Inc. Circuit, method of adhering an integrated circuit device to a substrate, and method of forming a circuit
JP4036555B2 (ja) * 1999-01-14 2008-01-23 松下電器産業株式会社 実装構造体の製造方法および実装構造体
JP2000260819A (ja) 1999-03-10 2000-09-22 Toshiba Corp 半導体装置の製造方法
JP4058198B2 (ja) * 1999-07-02 2008-03-05 富士通株式会社 半導体装置の製造方法
JP2001093938A (ja) * 1999-09-20 2001-04-06 Nec Kansai Ltd 半導体装置及びその製造方法
JP3450236B2 (ja) * 1999-09-22 2003-09-22 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
JP3227444B2 (ja) * 1999-11-10 2001-11-12 ソニーケミカル株式会社 多層構造のフレキシブル配線板とその製造方法
JP4017394B2 (ja) * 1999-11-30 2007-12-05 大塚化学株式会社 樹脂組成物及びフレキシブルプリント配線板
EP1223612A4 (en) * 2000-05-12 2005-06-29 Matsushita Electric Industrial Co Ltd PRINTED CIRCUIT BOARD FOR MOUNTING A SEMICONDUCTOR DEVICE, METHOD FOR MANUFACTURING THE SAME, AND METHOD FOR MANUFACTURING THE MOUNTING STRUCTURE THEREOF
DE10063907A1 (de) * 2000-12-21 2002-07-04 Philips Corp Intellectual Pty Detektor zum Detektieren von elektromagnetischer Strahlung
US6808958B2 (en) 2001-03-07 2004-10-26 Tessera, Inc. Methods of bonding microelectronic elements
JP3787295B2 (ja) * 2001-10-23 2006-06-21 ローム株式会社 半導体装置
TWI245402B (en) * 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
EP1502135A2 (en) * 2002-04-16 2005-02-02 Xloom Photonics Ltd. Electro-optical circuitry having integrated connector and methods for the production thereof
US20040021214A1 (en) 2002-04-16 2004-02-05 Avner Badehi Electro-optic integrated circuits with connectors and methods for the production thereof
DE60334295D1 (de) * 2002-05-23 2010-11-04 3M Innovative Properties Co Elektronische baugruppe und verfahren zur herstellung einer elektronischen baugruppe
US6863822B2 (en) * 2002-10-16 2005-03-08 Anthony Pipes Method and apparatus for parallel desalting
JP4390541B2 (ja) * 2003-02-03 2009-12-24 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
US6836022B2 (en) 2003-02-13 2004-12-28 Medtronic, Inc. High voltage flip-chip component package and method for forming the same
US7271497B2 (en) * 2003-03-10 2007-09-18 Fairchild Semiconductor Corporation Dual metal stud bumping for flip chip applications
JP3565835B1 (ja) * 2003-04-28 2004-09-15 松下電器産業株式会社 配線基板およびその製造方法ならびに半導体装置およびその製造方法
WO2004105120A1 (ja) * 2003-05-20 2004-12-02 Fujitsu Limited Lsiパッケージ及びlsi素子の試験方法及び半導体装置の製造方法
KR100506035B1 (ko) * 2003-08-22 2005-08-03 삼성전자주식회사 반도체 패키지 및 그 제조방법
US20050056365A1 (en) * 2003-09-15 2005-03-17 Albert Chan Thermal interface adhesive
AU2003272062A1 (en) * 2003-10-15 2005-04-27 Xloom Photonics Ltd. Electro-optical circuitry having integrated connector and methods for the production thereof
US20060014309A1 (en) * 2004-07-13 2006-01-19 Sachdev Krishna G Temporary chip attach method using reworkable conductive adhesive interconnections
US20060019468A1 (en) * 2004-07-21 2006-01-26 Beatty John J Method of manufacturing a plurality of electronic assemblies
TWI305390B (en) * 2005-09-07 2009-01-11 Ind Tech Res Inst Chip structure, chip package structure and manufacturing thereof
US7659192B2 (en) * 2006-12-29 2010-02-09 Intel Corporation Methods of forming stepped bumps and structures formed thereby
US20090085207A1 (en) * 2007-09-28 2009-04-02 Texas Instruments, Inc. Ball grid array substrate package and solder pad
US20090093137A1 (en) * 2007-10-08 2009-04-09 Xloom Communications, (Israel) Ltd. Optical communications module
JP5214554B2 (ja) * 2009-07-30 2013-06-19 ラピスセミコンダクタ株式会社 半導体チップ内蔵パッケージ及びその製造方法、並びに、パッケージ・オン・パッケージ型半導体装置及びその製造方法
FR2957748B1 (fr) * 2010-03-16 2012-09-07 St Microelectronics Grenoble 2 Composant electronique a montage en surface
JP5772050B2 (ja) 2011-02-22 2015-09-02 富士通株式会社 半導体装置及びその製造方法、電源装置
US8664756B2 (en) 2012-07-24 2014-03-04 Medtronic, Inc. Reconstituted wafer package with high voltage discrete active dice and integrated field plate for high temperature leakage current stability
DE102011089550A1 (de) * 2011-12-22 2013-06-27 Robert Bosch Gmbh Lotkugelanordnung, Gehäuse mit einer Lotkugelanordnung sowie Herstellungsverfahren für eine Lotkugelanordnung
US8685833B2 (en) * 2012-04-02 2014-04-01 International Business Machines Corporation Stress reduction means for warp control of substrates through clamping
US9064880B2 (en) * 2012-12-28 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Zero stand-off bonding system and method
US11018028B2 (en) 2018-11-07 2021-05-25 Epistar Corporation Method of applying conductive adhesive and manufacturing device using the same

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE296385C (ja) *
US3893156A (en) * 1973-06-29 1975-07-01 Ibm Novel beam lead integrated circuit structure and method for making the same including automatic registration of beam leads with corresponding dielectric substrate leads
US4740657A (en) * 1986-02-14 1988-04-26 Hitachi, Chemical Company, Ltd Anisotropic-electroconductive adhesive composition, method for connecting circuits using the same, and connected circuit structure thus obtained
JPS6360540A (ja) * 1986-09-01 1988-03-16 Seiko Epson Corp 接続端子の製造方法
JPS63152135A (ja) * 1986-12-17 1988-06-24 Hitachi Ltd 半導体装置の製造方法
JPS647542A (en) * 1987-06-30 1989-01-11 Toshiba Corp Formation of bump
JPH0793306B2 (ja) * 1987-08-05 1995-10-09 日本電装株式会社 半導体集積回路装置
JP2541284B2 (ja) * 1988-06-09 1996-10-09 富士通株式会社 半導体チップの実装方法
US5001542A (en) * 1988-12-05 1991-03-19 Hitachi Chemical Company Composition for circuit connection, method for connection using the same, and connected structure of semiconductor chips
JPH02177546A (ja) * 1988-12-28 1990-07-10 Fujitsu Ltd 半導体集積回路の製造方法
JPH03209831A (ja) * 1990-01-12 1991-09-12 Matsushita Electric Ind Co Ltd 半導体装置
JP2764632B2 (ja) * 1990-04-09 1998-06-11 イビデン株式会社 電子回路基板とその製造方法
JPH046841A (ja) * 1990-04-24 1992-01-10 Matsushita Electric Works Ltd 半導体装置の実装構造
JPH0433348A (ja) * 1990-05-29 1992-02-04 Sharp Corp 半導体装置
JP2881999B2 (ja) * 1990-08-06 1999-04-12 松下電器産業株式会社 半導体素子の実装方法および実装基板
JPH04137541A (ja) * 1990-09-27 1992-05-12 Sharp Corp 突起電極の形成方法
JPH04137630A (ja) * 1990-09-28 1992-05-12 Seiko Epson Corp 半導体装置
JPH04144145A (ja) * 1990-10-04 1992-05-18 Matsushita Electric Ind Co Ltd 半導体装置の実装方法
JPH04166879A (ja) * 1990-10-31 1992-06-12 Hitachi Ltd 電子写真印刷装置
JPH05283414A (ja) * 1991-04-16 1993-10-29 Nippon Steel Corp 半導体装置用金属配線のバンプ高さ制御装置
JPH05144821A (ja) * 1991-04-30 1993-06-11 Toshiba Corp 半導体装置
JPH0562977A (ja) * 1991-09-02 1993-03-12 Fuji Electric Co Ltd 集積回路装置用バンプ電極
JP2730357B2 (ja) * 1991-11-18 1998-03-25 松下電器産業株式会社 電子部品実装接続体およびその製造方法
JPH05144888A (ja) * 1991-11-19 1993-06-11 Fujitsu Ltd 半導体チツプの実装方法
JPH05166879A (ja) * 1991-12-12 1993-07-02 Matsushita Electric Ind Co Ltd Ｉｃ実装方法
JPH05235103A (ja) * 1992-02-26 1993-09-10 Matsushita Electric Ind Co Ltd Ｉｃ実装方法
US5436503A (en) * 1992-11-18 1995-07-25 Matsushita Electronics Corporation Semiconductor device and method of manufacturing the same
JP3259393B2 (ja) * 1993-01-08 2002-02-25 ソニー株式会社 半導体チップの実装方法
JPH06302649A (ja) * 1993-04-13 1994-10-28 Citizen Watch Co Ltd 半導体装置の接続方法
EP0645805B1 (en) * 1993-09-29 2000-11-29 Matsushita Electric Industrial Co., Ltd. Method for mounting a semiconductor device on a circuit board, and a circuit board with a semiconductor device mounted thereon
EP0657932B1 (en) * 1993-12-13 2001-09-05 Matsushita Electric Industrial Co., Ltd. Chip package assembly and method of production
US5907187A (en) * 1994-07-18 1999-05-25 Kabushiki Kaisha Toshiba Electronic component and electronic component connecting structure
JP3400125B2 (ja) * 1994-07-18 2003-04-28 ソニー株式会社 部品実装方法
JPH0855874A (ja) * 1994-08-11 1996-02-27 Matsushita Electric Ind Co Ltd 半導体チップの接着方法
EP0732107A3 (en) * 1995-03-16 1997-05-07 Toshiba Kk Shielding device for a circuit substrate
US5801446A (en) * 1995-03-28 1998-09-01 Tessera, Inc. Microelectronic connections with solid core joining units
US5796591A (en) * 1995-06-07 1998-08-18 International Business Machines Corporation Direct chip attach circuit card
US5578527A (en) * 1995-06-23 1996-11-26 Industrial Technology Research Institute Connection construction and method of manufacturing the same
JPH0982760A (ja) * 1995-07-07 1997-03-28 Toshiba Corp 半導体装置、半導体素子およびその半田接続部検査方法
JPH09134934A (ja) * 1995-11-07 1997-05-20 Sumitomo Metal Ind Ltd 半導体パッケージ及び半導体装置
US5611884A (en) * 1995-12-11 1997-03-18 Dow Corning Corporation Flip chip silicone pressure sensitive conductive adhesive
KR100438256B1 (ko) * 1995-12-18 2004-08-25 마츠시타 덴끼 산교 가부시키가이샤 반도체장치 및 그 제조방법
JP3409957B2 (ja) * 1996-03-06 2003-05-26 松下電器産業株式会社 半導体ユニット及びその形成方法
JP2731383B2 (ja) * 1996-09-09 1998-03-25 富士通株式会社 部品実装構造及び部品実装方法
US5808319A (en) * 1996-10-10 1998-09-15 Advanced Micro Devices, Inc. Localized semiconductor substrate for multilevel transistors

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000164610A (ja) * 1998-11-30 2000-06-16 Ngk Spark Plug Co Ltd 半導体装置及びその製造方法
JP2008218643A (ja) * 2007-03-02 2008-09-18 Fujitsu Ltd 半導体装置及びその製造方法
JPWO2013153616A1 (ja) * 2012-04-10 2015-12-17 富士機械製造株式会社 ボール搭載方法、および、対基板作業機
US9763335B2 (en) 2012-04-10 2017-09-12 Fuji Machine Mfg. Co., Ltd. Ball mounting method and working machine for board
CN110582165A (zh) * 2018-06-11 2019-12-17 深圳长城开发科技股份有限公司 一种用于从印刷电路板分离集成电路的装置
CN110582165B (zh) * 2018-06-11 2024-05-28 深圳长城开发科技股份有限公司 一种用于从印刷电路板分离集成电路的装置

Also Published As

Publication number Publication date
US6103551A (en) 2000-08-15
US5844320A (en) 1998-12-01
JP3409957B2 (ja) 2003-05-26

Similar Documents

Publication Publication Date Title
JP3409957B2 (ja) 半導体ユニット及びその形成方法
EP0753890B1 (en) Method of forming an electrode structure for a semiconductor device
JP2003100948A (ja) 半導体装置及びその製造方法
JP3727587B2 (ja) 半導体装置の実装方法
JP3836349B2 (ja) 半導体装置およびその製造方法
JP3343317B2 (ja) 半導体ユニット及びその半導体素子の実装方法
JP2000164761A (ja) 半導体装置および製造方法
JPH04171970A (ja) 半導体装置
JPH11168116A (ja) 半導体チップ用電極バンプ
JP3012809B2 (ja) 半導体装置の電極構造体の形成方法
JP2965496B2 (ja) 半導体ユニット及び半導体素子の実装方法
JPH0936119A (ja) 半導体装置及びその製造方法並びにその半導体装置を用いた半導体ユニット
JP2637684B2 (ja) 半導体装置の封止方法
JP2721790B2 (ja) 半導体装置の封止方法
JP3078781B2 (ja) 半導体装置の製造方法及び半導体装置
JP2000124356A (ja) 半導体パッケ―ジ用部材，半導体パッケ―ジ及び半導体パッケ―ジ製造方法
JPH01226162A (ja) 半導体チップの接続方法
JP2000012621A (ja) 半導体装置およびその製造方法
JPH05166879A (ja) Ｉｃ実装方法
JPH05315396A (ja) 半導体装置の封止方法と封止構造
JP2966354B2 (ja) 半導体装置の実装方法
JPH10125730A (ja) 実装構造体およびその製造方法
JPS624331A (ja) ワイヤボンデイング方法
JP2721789B2 (ja) 半導体装置の封止方法
JPS59145534A (ja) 半導体デバイスの封止方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees