JPH0946185A - フリップフロップ、順序回路及び半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】クロック信号の両レベルのいずれにおいても入
力データを保持し、かつ、記憶内容を安定に保持する。 【構成】入力データＤＩを保持するためのスタティック
型記憶素子１１及び１２と、スタティック型記憶素子１
１の入力端及び出力端にそれぞれ接続された転送ゲート
１３及び１５と、スタティック型記憶素子１２の入力端
及び出力端にそれぞれ接続された転送ゲート１４及び１
６とを有し、転送ゲート１３及び１４のデータ入力端が
互いに接続され、転送ゲート１５及び１６のデータ出力
端が互いに接続され、転送ゲート１３及び１６がオンと
オフの一方の状態にされるとき転送ゲート１５及び１４
がオンとオフの他方の状態にされる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、クロック信号の両レベ
ルのいずれにおいても入力データを保持するフリップフ
ロップ、該フリップフロップが複数段縦続接続された順
序回路、及び、該フリップフロップ又は該順序回路を含
む半導体装置に関する。

【０００２】

【従来の技術】ダブルエッジトリガ型フリップフロップ
は、例えば特開平６−１５２３３６号に開示されてお
り、２個の記憶素子を備え、入力データを、クロック信
号の立ち上がりエッジで一方の記憶素子に保持し、クロ
ック信号の立ち下がりエッジで他方の記憶素子に保持す
る構成となっている。

【０００３】

【発明が解決しようとする課題】しかし、従来のフリッ
プフロップでは、各記憶素子が１個のダイナミックイン
バータで構成されているため、保持電荷のリークにより
記憶内容が不安定となる。また、クロック信号のエッジ
のタイミングでしか入力データを保持することができな
いので、このフリップフロップが複数段縦続接続された
順序回路において、各フリップフロップのクロック入力
端に供給するクロック信号のずれが問題となり、高速動
作のためのクロック周波数向上が制限される。

【０００４】発明の目的は、このような問題点に鑑み、
クロック信号の両レベルのいずれにおいても入力データ
を保持することができ、かつ、記憶内容を安定に保持す
ることができるフリップフロップ、該フリップフロップ
を用いた順序回路、及び、該フリップフロップ又は該順
序回路を含む半導体装置を提供することにある。

【０００５】

【課題を解決するための手段及びその作用効果】第１発
明のフリップフロップでは、例えば図１（Ａ）に示す如
く、入力データＤＩを保持するための第１及び第２のス
タティック型記憶素子１１及び１２と、該第１スタティ
ック型記憶素子１１の入力端及び出力端にそれぞれ接続
された第１及び第２の転送ゲート１３及び１５と、該第
２スタティック型記憶素子１２の入力端及び出力端にそ
れぞれ接続された第３及び第４の転送ゲート１４及び１
６とを有し、該第１及び第３の転送ゲート１３及び１４
のデータ入力端が互いに接続され、該第２及び第４の転
送ゲートのデータ出力端１５及び１６が互いに接続さ
れ、該第１乃至第４の転送ゲートの制御入力端には、該
第１及び第４の転送ゲート１３及び１６がオンとオフの
一方の状態にされるとき該第２及び第３の転送ゲート１
５及び１４がオンとオフの他方の状態にされるようにク
ロック信号ＣＬＫが供給される。

【０００６】図１（Ｂ）はこのフリップフロップの動作
の一例を示すタイミングチャートである。クロック信号
ＣＬＫが高レベルのとき、第１及び第４の転送ゲート１
３及び１６がオンになり、第２及び第３の転送ゲート１
５及び１４がオフになって、入力データＤＩが第１スタ
ティック型記憶素子１１に保持され、同時に、第２スタ
ティック型記憶素子１２に保持されていたデータＤＢが
データＤＯとして出力される。

【０００７】クロック信号ＣＬＫが低レベルのとき、第
２及び第３の転送ゲート１５及び１４がオンになり、第
１及び第４の転送ゲート１３及び１６がオフになって、
入力データＤＩが第２スタティック型記憶素子１２に保
持され、同時に、第１スタティック型記憶素子１１に保
持されていたデータＤＡがデータＤＯとして出力され
る。

【０００８】したがって、このフリップフロップによれ
ば、クロック信号の両レベルのいずれにおいても入力デ
ータを保持することができ、かつ、記憶内容を安定に保
持することができる。第１発明の第１態様では、例えば
図３に示す如く、上記第１及び第２のスタティック型記
憶素子はいずれも、設定入力端を有し、該設定入力端に
供給される信号により記憶値が強制的に２値の一方にさ
れる。

【０００９】第２発明の順序回路では、上記フリップフ
ロップが複数段縦続接続されている。この順序回路によ
れば、フリップフロップがクロック信号の両レベルのい
ずれにおいても入力データを保持することができるの
で、各フリップフロップのクロック入力端に供給するク
ロック信号のずれ余裕が、ダブルエッジトリガ型フリッ
プフロップを用いた場合よりも大きくなり、クロック周
波数をより向上させることが可能となる。

【００１０】第３発明の半導体装置では、上記フリップ
フロップ又は順序回路を有する。この半導体装置によれ
ば、半導体装置の動作が高速化される。

【００１１】

【実施例】以下、図面に基づいて本発明の実施例を説明
する。 ［第１実施例］図２は、第１実施例のフリップフロップ
１０Ａを示す。フリップフロップ１０Ａの構成要素１１
Ａ〜１６Ａはそれぞれ図１の構成要素１１〜１６に対応
している。

【００１２】スタティック型記憶素子１１Ａとスタティ
ック型記憶素子１２Ａとは互いに同一構成であり、スタ
ティック型記憶素子１１Ａは、インバータ１１１の出力
端がインバータ１１２の入力端に接続され、インバータ
１１２の出力がインバータ１１１の入力端に接続され、
インバータ１１１の入出力端がスタティック型記憶素子
１１Ａの入出力端となっている。スタティック型記憶素
子１１Ａ及び１１Ｂは、出力が入力の論理レベルを反転
した信号となるので、転送ゲート１５Ａ及び１６Ａのデ
ータ出力端にインバータ１９が接続され、インバータ１
９からデータＤＯが出力される。

【００１３】転送ゲート１３Ａ〜１６Ａは互いに同一構
成であり、それぞれ、ｎＭＩＳトランジスタとｐＭＩＳ
トランジスタとが並列接続された構成となっており、両
トランジスタのゲートにはそれぞれ論理レベルが互いに
逆のクロック信号が供給される。クロック信号ＣＬＫ
は、インバータ１７を介しクロック信号ＣＬＫ１とし
て、転送ゲート１３Ａ及び１６ＡのｐＭＩＳトランジス
タのゲート並びに転送ゲート１４Ａ及び１５ＡのｎＭＩ
Ｓトランジスタのゲートに供給される。クロック信号Ｃ
ＬＫ１はさらにインバータ１８を介しクロック信号ＣＬ
Ｋ２として、転送ゲート１３Ａ及び１６ＡのｎＭＩＳト
ランジスタのゲート並びに転送ゲート１４Ａ及び１５Ａ
のｐＭＩＳトランジスタのゲートに供給される。

【００１４】フリップフロップ１０Ａの動作は、上述の
図１（Ｂ）に示す動作と同一であり、その説明を省略す
る。 ［第２実施例］図３は、第２実施例のフリップフロップ
１０Ｂを示す。このフリップフロップ１０Ｂは、図２の
スタティック型記憶素子１１Ａ及び１２Ａの替わりにそ
れぞれ、スタティック型記憶素子１１Ｂ及び１２Ｂを用
いている。スタティック型記憶素子１１Ｂ及び１２Ｂは
互いに同一構成であり、スタティック型記憶素子１１Ｂ
は、ナンドゲート１１３の出力端がインバータ１１２の
入力端に接続され、インバータ１１２の出力がナンドゲ
ート１１３の一方の入力端に接続され、ナンドゲート１
１３の該入力端及び出力端がスタティック型記憶素子１
１Ｂのデータ入出力端となり、ナンドゲート１１３の他
方の入力端がクリア信号ＣＬＲの入力端（設定入力端）
となっている。

【００１５】クリア信号ＣＬＲが高レベルのとき、ナン
ドゲート１１３はインバータとして機能し、図２のフリ
ップフロップ１０Ａと同一動作になる。クリア信号ＣＬ
Ｒが低レベルのとき、スタティック型記憶素子１１Ｂ及
び１２Ｂの出力ＤＡ及びＤＢはいずれも高レベルとな
り、転送ゲート１５Ａ及び１６Ａのいずれがオンであっ
ても出力データＤＯは‘０’になる。

【００１６】［第３実施例］図４は、本発明のフリップ
フロップを用いた第３実施例の一般的な順序回路を示
す。この順序回路では、フリップフロップ１０１とフリ
ップフロップ１０２との間に組み合わせ回路２０１が接
続され、フリップフロップ１０２とフリップフロップ１
０３との間に組み合わせ回路２０２が接続され、フリッ
プフロップ１０３のＱ出力端に非反転バッファゲート３
０が接続されている。フリップフロップ１０１〜１０３
はいずれも図１（Ａ）に示すフリップフロップ１０と同
一構成であり、各クロック入力端ＣＫにはクロック信号
ＣＬＫが供給される。組み合わせ回路２０１及び２０２
にはそれぞれ、フリップフロップ１０１及び１０２の出
力以外に、データＤＰ及びＤＱが供給される。

【００１７】クロック信号ＣＬＫの両レベルの各々にお
いて、入力データＤＩがフリップフロップ１０１に保持
され、組み合わせ回路２０１の出力がフリップフロップ
１０２に保持され、組み合わせ回路２０２の出力がフリ
ップフロップ１０３に保持されるので、各フリップフロ
ップ１０１〜１０３のクロック入力端ＣＫに供給するク
ロック信号ＣＬＫのずれ余裕が、ダブルエッジトリガ型
フリップフロップを用いた場合よりも大きくなり、クロ
ック周波数をより向上させることが可能となる。

【００１８】なお、本発明には外にも種々の変形例が含
まれる。例えば、本発明のフリップフロップは各種ＦＥ
Ｔ又はバイポーラトランジスタのいずれを用いて構成し
てもよい。また、本発明のフリップフロップ又は順序回
路は、データ保持用として各種半導体装置に用いられ
る。

【図面の簡単な説明】

【図１】本発明のフリップフロップの回路及び動作を示
す図である。

【図２】本発明の第１実施例のフリップフロップを示す
論理回路図である。

【図３】本発明の第２実施例のフリップフロップを示す
論理回路図である。

【図４】本発明のフリップフロップを用いた第３実施例
の順序回路を示す図である。

【符号の説明】

１０、１０Ａ、１０Ｂ、１０１〜１０３ フリップフロ
ップ １１、１１Ａ、１１Ｂ、１２、１２Ａ、１２Ｂ スタテ
ィック型記憶素子 １３〜１６、１３Ａ、１４Ａ、１５Ａ、１６Ａ 転送ゲ
ート １７〜１９、１１１、１１２ インバータ １１３ ナンドゲート ２０１、２０２ 組み合わせ回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 入力データを保持するための第１及び第
   ２のスタティック型記憶素子と、 該第１スタティック型記憶素子の入力端及び出力端にそ
   れぞれ接続された第１及び第２の転送ゲートと、 該第２スタティック型記憶素子の入力端及び出力端にそ
   れぞれ接続された第３及び第４の転送ゲートとを有し、
   該第１及び第３の転送ゲートのデータ入力端が互いに接
   続され、該第２及び第４の転送ゲートのデータ出力端が
   互いに接続され、該第１乃至第４の転送ゲートの制御入
   力端には、該第１及び第４の転送ゲートがオンとオフの
   一方の状態にされるとき該第２及び第３の転送ゲートが
   オンとオフの他方の状態にされるようにクロック信号が
   供給されることを特徴とするフリップフロップ。
2. 【請求項２】 前記第１及び第２のスタティック型記憶
   素子はいずれも、設定入力端を有し、該設定入力端に供
   給される信号により記憶値が強制的に２値の一方にされ
   ることを特徴とする請求項１記載のフリップフロップ。
3. 【請求項３】 請求項１又は２記載のフリップフロップ
   が複数段縦続接続されていることを特徴とする順序回
   路。
4. 【請求項４】 請求項１若しくは２記載のフリップフロ
   ップ又は請求項３記載の順序回路を有することを特徴と
   する半導体装置。