JPH10107506A - 誘電体フィルタ - Google Patents
誘電体フィルタInfo
- Publication number
- JPH10107506A JPH10107506A JP27549896A JP27549896A JPH10107506A JP H10107506 A JPH10107506 A JP H10107506A JP 27549896 A JP27549896 A JP 27549896A JP 27549896 A JP27549896 A JP 27549896A JP H10107506 A JPH10107506 A JP H10107506A
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- JP
- Japan
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- pattern
- substrate
- conductor
- sub
- dielectric filter
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- Pending
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- Control Of Motors That Do Not Use Commutators (AREA)
Abstract
(57)【要約】
【課題】 挿入損失が小さく、設計値とよく一致する誘
電体フィルタを得る。 【解決手段】 比誘電率の小さい基板に回路パターンを
形成し、電気結合素子１５，１６，１７を実装したサブ
基板１４を、メイン基板１２からメイン基板１２の厚さ
以上の距離に離した誘電体フィルタ。
電体フィルタを得る。 【解決手段】 比誘電率の小さい基板に回路パターンを
形成し、電気結合素子１５，１６，１７を実装したサブ
基板１４を、メイン基板１２からメイン基板１２の厚さ
以上の距離に離した誘電体フィルタ。
Description
【０００１】
【産業上の利用分野】本発明は、移動体通信等の分野に
用いられる誘電体フィルタに関するものである。
用いられる誘電体フィルタに関するものである。
【０００２】
【従来の技術】従来の誘電体フィルタの１例として、同
軸型共振器を２個用いたバンドパスフィルタの構造を図
４に示す。同軸型共振器１１は、メイン基板１２上に設
置され、その内部導体１３には端子ピン５１が接続され
ている。複数個の同軸型共振器を結合するための電気結
合素子１５，１６，１７は、基板上に形成された導体回
路パターン５２に半田付け等の手段で電気的に接続され
ている。尚、図４には、電気結合素子１５，１６，１７
にコンデンサを用いているが、コイル等のその他の結合
部品を用いているものもある。
軸型共振器を２個用いたバンドパスフィルタの構造を図
４に示す。同軸型共振器１１は、メイン基板１２上に設
置され、その内部導体１３には端子ピン５１が接続され
ている。複数個の同軸型共振器を結合するための電気結
合素子１５，１６，１７は、基板上に形成された導体回
路パターン５２に半田付け等の手段で電気的に接続され
ている。尚、図４には、電気結合素子１５，１６，１７
にコンデンサを用いているが、コイル等のその他の結合
部品を用いているものもある。
【０００３】又、図６に、図４で示した誘電体フィルタ
の回路図を示す。従来の誘電体フィルタの具体例とし
て、２個の同軸型共振器１１は比誘電率２０、断面寸法
９ｍｍ×９ｍｍであり、その共振周波数は１.９１ＧＨ
ｚである。コンデンサ１５，１７の容量は０.６３ｐ
Ｆ、コンデンサ１６の容量は０.３６ｐＦである。又、
メイン基板は、２２ｍｍ×１４ｍｍ×１ｍｍｔの比誘電
率４.５のガラスエポキシ基板である。図３に周波数特
性を示す。実線は、この誘電体フィルタの実際の周波数
特性であり、破線は、設計値を示している。なお、従来
の誘電体フィルタにおいても、メイン基板とサブ基板は
分離されていた（図示せず）。従来の誘電体フィルタの
挿入損失は約０.５ｄＢであり、挿入損失の設計値０.２
５ｄＢに対し、挿入損失は倍になっている。又、中心周
波数も設計値１.９５ＧＨｚに対し、１.９３ＧＨｚであ
り、０.０２ＧＨｚのずれが生じていた。
の回路図を示す。従来の誘電体フィルタの具体例とし
て、２個の同軸型共振器１１は比誘電率２０、断面寸法
９ｍｍ×９ｍｍであり、その共振周波数は１.９１ＧＨ
ｚである。コンデンサ１５，１７の容量は０.６３ｐ
Ｆ、コンデンサ１６の容量は０.３６ｐＦである。又、
メイン基板は、２２ｍｍ×１４ｍｍ×１ｍｍｔの比誘電
率４.５のガラスエポキシ基板である。図３に周波数特
性を示す。実線は、この誘電体フィルタの実際の周波数
特性であり、破線は、設計値を示している。なお、従来
の誘電体フィルタにおいても、メイン基板とサブ基板は
分離されていた（図示せず）。従来の誘電体フィルタの
挿入損失は約０.５ｄＢであり、挿入損失の設計値０.２
５ｄＢに対し、挿入損失は倍になっている。又、中心周
波数も設計値１.９５ＧＨｚに対し、１.９３ＧＨｚであ
り、０.０２ＧＨｚのずれが生じていた。
【０００４】
【発明が解決しようとする課題】誘電体フィルタに要求
される特性は、挿入損失が小さく、選択度の高いことで
あるが、製造に当たっては設計特性が再現よく製造でき
る構造であることが重要である。しかしながら、従来技
術によれば、複数の同軸型共振器を結合させるための電
気結合素子は、メイン基板上に形成された導体パターン
に電気的に接続する構造が多く用いられていた。そのた
めに、基板上の導体パターンと裏面の接地面パターン、
あるいは個々の導体パターン間で結合容量が生じ、結果
的に設計と異なる回路構成となる。この現象を図をもっ
て説明する。
される特性は、挿入損失が小さく、選択度の高いことで
あるが、製造に当たっては設計特性が再現よく製造でき
る構造であることが重要である。しかしながら、従来技
術によれば、複数の同軸型共振器を結合させるための電
気結合素子は、メイン基板上に形成された導体パターン
に電気的に接続する構造が多く用いられていた。そのた
めに、基板上の導体パターンと裏面の接地面パターン、
あるいは個々の導体パターン間で結合容量が生じ、結果
的に設計と異なる回路構成となる。この現象を図をもっ
て説明する。
【０００５】図５は、従来の誘電体フィルタの基板に生
ずる容量結合を示す説明図であり、図７は該容量結合の
等価回路図である。図５に示すように、メイン基板の導
体回路パターンと設置面パターンの間に結合容量Ｃｄ，
Ｃｅ，Ｃｆ，Ｃｇが発生し、導体パターンの間にも結合
容量Ｃｈ，Ｃｉが発生する。又、図７に示すようなフィ
ルタ回路間に設計計算上含まれない結合容量が多数存在
している。
ずる容量結合を示す説明図であり、図７は該容量結合の
等価回路図である。図５に示すように、メイン基板の導
体回路パターンと設置面パターンの間に結合容量Ｃｄ，
Ｃｅ，Ｃｆ，Ｃｇが発生し、導体パターンの間にも結合
容量Ｃｈ，Ｃｉが発生する。又、図７に示すようなフィ
ルタ回路間に設計計算上含まれない結合容量が多数存在
している。
【０００６】このように、これらの不要な結合容量のた
めに、設計とのずれが生じて損入損失が大きくなり、こ
のばらつきにより設計特性の再現性が悪いという問題が
あった。更に、メイン基板のＱ値が低い場合には、導体
パターン間で形成された結合容量部分で、Ｃｈ，Ｃｉで
の挿入損失が大きくなる。又、周波数が高い程、裏面の
接地面パターンと導体パターンの間に形成する結合容量
Ｃｄ，Ｃｅ，Ｃｆ，Ｃｇにより接地側に高周波ロスとし
て電気信号が基板側へ漏れるために挿入損失が大きくな
る。
めに、設計とのずれが生じて損入損失が大きくなり、こ
のばらつきにより設計特性の再現性が悪いという問題が
あった。更に、メイン基板のＱ値が低い場合には、導体
パターン間で形成された結合容量部分で、Ｃｈ，Ｃｉで
の挿入損失が大きくなる。又、周波数が高い程、裏面の
接地面パターンと導体パターンの間に形成する結合容量
Ｃｄ，Ｃｅ，Ｃｆ，Ｃｇにより接地側に高周波ロスとし
て電気信号が基板側へ漏れるために挿入損失が大きくな
る。
【０００７】本発明は、このような欠点を解消し、挿入
損失が小さく設計値とよく一致する誘電体フィルタを提
供するものである。
損失が小さく設計値とよく一致する誘電体フィルタを提
供するものである。
【０００８】
【課題を解決するための手段】本発明によれば、複数の
同軸型共振器及びそれらを電気的に結合するための電気
結合素子と金属ケースから成る誘電体フィルタにおい
て、片面にのみ回路パターンを形成して電気結合素子を
実装したサブ基板を、同軸型共振器が実装されているメ
イン基板からメイン基板の厚み以上の距離を離すことに
より、接地パターンとの間に結合容量を持たない、挿入
損失の小さい誘電体フィルタを提供できる。結合容量
は、基板の接地パターンと導体回路パターンの間及び個
々の導体回路パターン間で生じ、その結合容量の大きさ
は基板の比誘電率に比例する。実際の特性がこの容量性
結合によって、設計値と大きくずれる。
同軸型共振器及びそれらを電気的に結合するための電気
結合素子と金属ケースから成る誘電体フィルタにおい
て、片面にのみ回路パターンを形成して電気結合素子を
実装したサブ基板を、同軸型共振器が実装されているメ
イン基板からメイン基板の厚み以上の距離を離すことに
より、接地パターンとの間に結合容量を持たない、挿入
損失の小さい誘電体フィルタを提供できる。結合容量
は、基板の接地パターンと導体回路パターンの間及び個
々の導体回路パターン間で生じ、その結合容量の大きさ
は基板の比誘電率に比例する。実際の特性がこの容量性
結合によって、設計値と大きくずれる。
【０００９】又、比誘電率が大きい物質では、高周波ロ
スが大きくなる。更に、接地パターンと導体回路パター
ンで形成された容量性結合を介して電気信号が基板側に
漏れ、挿入損失が大きくなる。
スが大きくなる。更に、接地パターンと導体回路パター
ンで形成された容量性結合を介して電気信号が基板側に
漏れ、挿入損失が大きくなる。
【００１０】これに対して、片面のみに回路パターンを
形成して電気結合素子を実装し、同軸型共振器が実装さ
れているメイン基板からメイン基板の厚さ以上の距離を
離すことにより、接地パターンと導体回路パターンで形
成された容量性結合を無くすことができる。又、比誘電
率５以下の基板を用いることによって、個々の導体回路
のパターン間に生じる結合容量を減少させることができ
る。即ち、本発明は、比誘電率の小さい基板に回路パタ
ーンを形成し、電気結合素子を実装したサブ基板を、メ
イン基板からメイン基板の厚さ以上の距離に離した誘電
体フィルタである。
形成して電気結合素子を実装し、同軸型共振器が実装さ
れているメイン基板からメイン基板の厚さ以上の距離を
離すことにより、接地パターンと導体回路パターンで形
成された容量性結合を無くすことができる。又、比誘電
率５以下の基板を用いることによって、個々の導体回路
のパターン間に生じる結合容量を減少させることができ
る。即ち、本発明は、比誘電率の小さい基板に回路パタ
ーンを形成し、電気結合素子を実装したサブ基板を、メ
イン基板からメイン基板の厚さ以上の距離に離した誘電
体フィルタである。
【００１１】
【実施例】以下に本発明の実施例を説明する。
【００１２】図１に、本発明による誘電体フィルタの構
造を示す。同軸型共振器１１の内部導体１３とサブ基板
１４の導体回路パターン５２を接続するための端子ピン
５１、及び同軸型共振器１１を実装するメイン基板１２
と、電気結合素子であるコンデンサ１５，１６，１７、
及びコンデンサ１５と１７を接地導体パターン５３に接
続するジャンパー線１８と、端子ピン５１の一端を、同
軸型共振器１１に内部導体１３を介して固定し、他の一
端を導体回路パターン５２に接続することにより、サブ
基板１４を機械的に支持する構造になっている。又、サ
ブ基板１４は、メイン基板１２よりメイン基板１２の厚
さ以上を離してある。
造を示す。同軸型共振器１１の内部導体１３とサブ基板
１４の導体回路パターン５２を接続するための端子ピン
５１、及び同軸型共振器１１を実装するメイン基板１２
と、電気結合素子であるコンデンサ１５，１６，１７、
及びコンデンサ１５と１７を接地導体パターン５３に接
続するジャンパー線１８と、端子ピン５１の一端を、同
軸型共振器１１に内部導体１３を介して固定し、他の一
端を導体回路パターン５２に接続することにより、サブ
基板１４を機械的に支持する構造になっている。又、サ
ブ基板１４は、メイン基板１２よりメイン基板１２の厚
さ以上を離してある。
【００１３】同軸型共振器は、比誘電率２０、断面寸法
９ｍｍ×９ｍｍのものを使用し、その共振周波数を１.
９１ＧＨｚとした。コンデンサ１５，１７の容量は０.
６０ｐＦ、コンデンサ１６の容量は０.３２ｐＦとし
た。又、メイン基板１２は、２２ｍｍ×１４ｍｍ×１ｍ
ｍｔの比誘電率４.５のガラスエポキシ基板を用いた。
９ｍｍ×９ｍｍのものを使用し、その共振周波数を１.
９１ＧＨｚとした。コンデンサ１５，１７の容量は０.
６０ｐＦ、コンデンサ１６の容量は０.３２ｐＦとし
た。又、メイン基板１２は、２２ｍｍ×１４ｍｍ×１ｍ
ｍｔの比誘電率４.５のガラスエポキシ基板を用いた。
【００１４】端子ピン５１は、厚さ０.１５ｍｍの真鍮
導体であり、サブ基板１４と半田付けされている。サブ
基板１４は、１８ｍｍ×４ｍｍ×２ｍｍｔの比誘電率
４.０のガラス充填のポリイミド系樹脂製基板を用い
た。
導体であり、サブ基板１４と半田付けされている。サブ
基板１４は、１８ｍｍ×４ｍｍ×２ｍｍｔの比誘電率
４.０のガラス充填のポリイミド系樹脂製基板を用い
た。
【００１５】上記のようにして、電気結合素子回路パタ
ーンを比誘電率の小さなサブ基板上に形成し、個々の導
体回路パターン間で生じる容量性結合を減少させること
ができた。更に、サブ基板の裏面には、接地パターンを
形成させず、メイン基板の裏面の接地パターンとは、空
気を介して十分な距離をおいたために、容量性結合が無
くなり、設計値とのずれや高周波ロスを抑えることがで
きた。
ーンを比誘電率の小さなサブ基板上に形成し、個々の導
体回路パターン間で生じる容量性結合を減少させること
ができた。更に、サブ基板の裏面には、接地パターンを
形成させず、メイン基板の裏面の接地パターンとは、空
気を介して十分な距離をおいたために、容量性結合が無
くなり、設計値とのずれや高周波ロスを抑えることがで
きた。
【００１６】図２に、周波数特性を示す。実線が実測値
であり、破線は設計値である。中心周波数は１.９５Ｇ
Ｈｚ、帯域幅が０.１２ＧＨｚ、挿入損失０.２５ｄＢで
あり、挿入損失は、従来の誘電体フィルタに比べ半減
し、中心周波数と共に設計値とよく一致した。
であり、破線は設計値である。中心周波数は１.９５Ｇ
Ｈｚ、帯域幅が０.１２ＧＨｚ、挿入損失０.２５ｄＢで
あり、挿入損失は、従来の誘電体フィルタに比べ半減
し、中心周波数と共に設計値とよく一致した。
【００１７】
【発明の効果】本発明によれば、挿入損失が小さく、設
計値とよく一致する誘電体フィルタが得られる。
計値とよく一致する誘電体フィルタが得られる。
【図１】本発明による誘電体フィルタの構造を示す分解
斜視図。
斜視図。
【図２】本発明による誘電体フィルタの挿入損失を示す
周波数特性図。
周波数特性図。
【図３】従来の誘電体フィルタの挿入損失を示す周波数
特性図。
特性図。
【図４】従来の誘電体フィルタの構造を示す分解斜視
図。
図。
【図５】従来の誘電体フィルタの基板周辺に生じる容量
性結合の存在を示す説明図。
性結合の存在を示す説明図。
【図６】従来の誘電体フィルタの回路図。
【図７】従来の誘電体フィルタの基板周辺に生じた容量
性結合を説明する等価回路図。
性結合を説明する等価回路図。
１０ ケース １１ 同軸型共振器 １２ メイン基板 １３ 内部導体 １４ サブ基板 １５，１６，１７，Ｃ1，Ｃ2，Ｃ3 電気結合素子
（又はコンデンサ） １８ ジャンパー線 ２０ 半田 ５１ 端子ピン ５２ 導体回路パターン ５３ 接地導体パターン Ｃｄ，Ｃｅ，Ｃｆ，Ｃｇ，Ｃｈ，Ｃｉ 結合容量
（又はコンデンサ） １８ ジャンパー線 ２０ 半田 ５１ 端子ピン ５２ 導体回路パターン ５３ 接地導体パターン Ｃｄ，Ｃｅ，Ｃｆ，Ｃｇ，Ｃｈ，Ｃｉ 結合容量
Claims (2)
- 【請求項１】 複数の同軸型共振器、及びそれらを電気
的に結合するための電気結合素子と、該同軸型共振器が
実装されているメイン基板と、該電気結合素子が実装さ
れているサブ基板と、金属ケースから成る誘電体フィル
タにおいて、サブ基板は比誘電率の小さな基板の表面の
片側のみに回路パターンを形成して電気結合素子を実装
し、メイン基板からメイン基板の厚さ以上の距離を離し
たことを特徴とする誘電体フィルタ。 - 【請求項２】 請求項１記載の誘電体フィルタにおい
て、サブ基板を同軸型共振器の中心部に設けられた接続
端子に固定して、サブ基板を空中に保持させることを特
徴とする誘電体フィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27549896A JPH10107506A (ja) | 1996-09-25 | 1996-09-25 | 誘電体フィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27549896A JPH10107506A (ja) | 1996-09-25 | 1996-09-25 | 誘電体フィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10107506A true JPH10107506A (ja) | 1998-04-24 |
Family
ID=17556339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27549896A Pending JPH10107506A (ja) | 1996-09-25 | 1996-09-25 | 誘電体フィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10107506A (ja) |
-
1996
- 1996-09-25 JP JP27549896A patent/JPH10107506A/ja active Pending
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