JPH11154738A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11154738A JPH11154738A JP9319501A JP31950197A JPH11154738A JP H11154738 A JPH11154738 A JP H11154738A JP 9319501 A JP9319501 A JP 9319501A JP 31950197 A JP31950197 A JP 31950197A JP H11154738 A JPH11154738 A JP H11154738A
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- JP
- Japan
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- cell array
- chips
- semiconductor device
- array block
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- 239000004065 semiconductor Substances 0.000 title claims description 32
- 238000002955 isolation Methods 0.000 claims description 22
- 239000002184 metal Substances 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】 ４倍の係数倍に対応したメモリ容量の中間の
メモリ容量を簡単に作成する。 【解決手段】 セルアレイブロックと該セルアレイブロ
ックの動作を制御する制御回路とからサブチップＡを構
成し、このサブチップＡを複数用いることにより、所望
のメモリ容量を得る。さらに隣接するサブチップＡ間に
隔離領域Ｄを確保し、メモリ容量削減のために必要とし
ていないセルアレイブロックと、セルアレイブロックの
動作を制御する制御回路とを隔離領域Ｄで切り離す。
メモリ容量を簡単に作成する。 【解決手段】 セルアレイブロックと該セルアレイブロ
ックの動作を制御する制御回路とからサブチップＡを構
成し、このサブチップＡを複数用いることにより、所望
のメモリ容量を得る。さらに隣接するサブチップＡ間に
隔離領域Ｄを確保し、メモリ容量削減のために必要とし
ていないセルアレイブロックと、セルアレイブロックの
動作を制御する制御回路とを隔離領域Ｄで切り離す。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリを用
いた半導体装置に関する。
いた半導体装置に関する。
【０００２】
【従来の技術】ダイナミックＲＡＭなどの半導体メモリ
は、メモリ容量が４倍の係数で大きくなり、それに合わ
せて、それらをコントロールする制御回路も増大し、そ
の結果として、消費電流も増加する。その対策として、
特開平４−１４４２７６号公報に開示されているように
セルアレイブロックと、セルアレイブロックの動作を制
御する回路とを各々分割し、選択されている部分のみを
動作させるなどして、消費電流を減らす工夫をしてい
る。
は、メモリ容量が４倍の係数で大きくなり、それに合わ
せて、それらをコントロールする制御回路も増大し、そ
の結果として、消費電流も増加する。その対策として、
特開平４−１４４２７６号公報に開示されているように
セルアレイブロックと、セルアレイブロックの動作を制
御する回路とを各々分割し、選択されている部分のみを
動作させるなどして、消費電流を減らす工夫をしてい
る。
【０００３】特開平４−１４４２７６号公報に開示され
た技術は、チップ中心に、全体を制御する回路Ｂとボン
ディングパッドＣとを配置し、その両側に、全体のメモ
リ容量の半分となるように、セルアレイブロックと、セ
ルアレイブロックの動作を制御する回路を配置する。更
に図５に示すように、メモリ容量が１／２となるように
前記セルアレイブロックと、セルアレイブロックの動作
を制御する回路とを分割し、この分割された後のセルア
レイブロックとセルアレイブロックの動作を制御する回
路とで構成されるサブチップＡの動作領域を限定するこ
とにより、消費電流を減少させている。図５において、
Ｂ2は共通に全体を制御する回路、Ｃ2は共通なボンディ
ングパッド、Ｆは左半分のサブチップＡのみを制御する
回路、Ｇは左半分のサブチップＡのみで使用されるボン
ディングパッドである。
た技術は、チップ中心に、全体を制御する回路Ｂとボン
ディングパッドＣとを配置し、その両側に、全体のメモ
リ容量の半分となるように、セルアレイブロックと、セ
ルアレイブロックの動作を制御する回路を配置する。更
に図５に示すように、メモリ容量が１／２となるように
前記セルアレイブロックと、セルアレイブロックの動作
を制御する回路とを分割し、この分割された後のセルア
レイブロックとセルアレイブロックの動作を制御する回
路とで構成されるサブチップＡの動作領域を限定するこ
とにより、消費電流を減少させている。図５において、
Ｂ2は共通に全体を制御する回路、Ｃ2は共通なボンディ
ングパッド、Ｆは左半分のサブチップＡのみを制御する
回路、Ｇは左半分のサブチップＡのみで使用されるボン
ディングパッドである。
【０００４】セルアレイブロックとセルアレイブロック
の動作を制御する回路とで構成されるサブチップＡは、
さらにこれ以上細分化することも可能である。
の動作を制御する回路とで構成されるサブチップＡは、
さらにこれ以上細分化することも可能である。
【０００５】４の係数倍でメモリ容量が増加している
が、システム構成によっては、その中間の容量を必要と
するものがある。従来では、容量の大きいものを前記分
割動作で使うことで対処していた。
が、システム構成によっては、その中間の容量を必要と
するものがある。従来では、容量の大きいものを前記分
割動作で使うことで対処していた。
【０００６】
【発明が解決しようとする課題】しかしながら、従来例
では、要らないメモリ容量分だけチップサイズが大きく
なり、その分だけコスト高を招いてしまうという問題が
ある。又、強制的に要らない部分を削除しようとして
も、セルアレイブロックの動作を制御する回路で共通に
使っている部分がはみ出す形で残ってしまい、本来可能
なチップサイズより大きくなるなどの問題がある。
では、要らないメモリ容量分だけチップサイズが大きく
なり、その分だけコスト高を招いてしまうという問題が
ある。又、強制的に要らない部分を削除しようとして
も、セルアレイブロックの動作を制御する回路で共通に
使っている部分がはみ出す形で残ってしまい、本来可能
なチップサイズより大きくなるなどの問題がある。
【０００７】その理由は、メモリ容量削減のために必要
としていないセルアレイブロックと、セルアレイブロッ
クの動作を制御する回路とを特定面で切り離すことを想
定していないためである。
としていないセルアレイブロックと、セルアレイブロッ
クの動作を制御する回路とを特定面で切り離すことを想
定していないためである。
【０００８】本発明の目的は、システム構成で要求され
るメモリ容量を従来よりも細かく対応し、かつ迅速に供
給可能な半導体装置を提供することにある。
るメモリ容量を従来よりも細かく対応し、かつ迅速に供
給可能な半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、４倍の係数でメモリ容
量が増加する半導体メモリを備えた半導体装置であっ
て、元のメモリ容量の倍数で分割されたセルアレイブロ
ックと、前記セルアレイブロックの動作を制御する回路
とから構成されたサブチップを複数有し、前記サブチッ
プ同士が隣接する領域毎に隔離領域を有し、前記隔離領
域は、最上層にのみ金属配線を備えており、該金属配線
により前記サブチップ同士を接続したものである。
め、本発明に係る半導体装置は、４倍の係数でメモリ容
量が増加する半導体メモリを備えた半導体装置であっ
て、元のメモリ容量の倍数で分割されたセルアレイブロ
ックと、前記セルアレイブロックの動作を制御する回路
とから構成されたサブチップを複数有し、前記サブチッ
プ同士が隣接する領域毎に隔離領域を有し、前記隔離領
域は、最上層にのみ金属配線を備えており、該金属配線
により前記サブチップ同士を接続したものである。
【００１０】また前記隔離領域は、少なくとも１μｍの
幅を有するものである。
幅を有するものである。
【００１１】また前記サブチップは、隔離領域を挟んで
内外に整列されたものである。
内外に整列されたものである。
【００１２】また前記サブチップは、隔離領域を中心と
した領域内にブロック状に組込まれて配置されたもので
ある。
した領域内にブロック状に組込まれて配置されたもので
ある。
【００１３】また本発明に係る半導体装置は、４倍の係
数でメモリ容量が増加する半導体メモリを備えた半導体
装置であって、元のメモリ容量の倍数で分割されたセル
アレイブロックと、前記セルアレイブロックの動作を制
御する制御回路とから構成されたサブチップを複数有
し、チップ本体の中心を通る交差部に前記制御回路を配
置し、かつ、該交差部の角部に前記サブチップを均等に
配置し、前記チップ本体上のサブチップを前記交差部を
中心として左右に分割する隔離領域を設けたものであ
る。
数でメモリ容量が増加する半導体メモリを備えた半導体
装置であって、元のメモリ容量の倍数で分割されたセル
アレイブロックと、前記セルアレイブロックの動作を制
御する制御回路とから構成されたサブチップを複数有
し、チップ本体の中心を通る交差部に前記制御回路を配
置し、かつ、該交差部の角部に前記サブチップを均等に
配置し、前記チップ本体上のサブチップを前記交差部を
中心として左右に分割する隔離領域を設けたものであ
る。
【００１４】本発明によれば、セルアレイブロックと該
セルアレイブロックの動作を制御する制御回路とからサ
ブチップＡを構成し、このサブチップＡを複数用いるこ
とにより、所望のメモリ容量を得る。さらに隣接するサ
ブチップＡ間に隔離領域Ｄを確保し、メモリ容量削減の
ために必要としていないセルアレイブロックと、セルア
レイブロックの動作を制御する制御回路とを隔離領域Ｄ
で切り離す。
セルアレイブロックの動作を制御する制御回路とからサ
ブチップＡを構成し、このサブチップＡを複数用いるこ
とにより、所望のメモリ容量を得る。さらに隣接するサ
ブチップＡ間に隔離領域Ｄを確保し、メモリ容量削減の
ために必要としていないセルアレイブロックと、セルア
レイブロックの動作を制御する制御回路とを隔離領域Ｄ
で切り離す。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００１６】（実施形態１）図１は、本発明の実施形態
１に係る半導体装置を示す構成図、図２は、図１のＩ部
拡大図である。
１に係る半導体装置を示す構成図、図２は、図１のＩ部
拡大図である。
【００１７】図において本発明の実施形態１に係る半導
体装置は基本的構成として、４倍の係数でメモリ容量が
増加するダイナミックＲＡＭ等の半導体メモリを備えた
半導体装置を対象とするものであり、複数のサブチップ
Ａと、隔離領域Ｄとを有している。
体装置は基本的構成として、４倍の係数でメモリ容量が
増加するダイナミックＲＡＭ等の半導体メモリを備えた
半導体装置を対象とするものであり、複数のサブチップ
Ａと、隔離領域Ｄとを有している。
【００１８】サブチップＡは、元のメモリ容量の倍数で
分割されたセルアレイブロックと該セルアレイブロック
の動作を制御する制御回路とから構成されており、さら
に複数のサブチップＡは、そのメモリ容量の総和が分割
前の元のメモリ容量と等しくなる個数だけ装備されてい
る。
分割されたセルアレイブロックと該セルアレイブロック
の動作を制御する制御回路とから構成されており、さら
に複数のサブチップＡは、そのメモリ容量の総和が分割
前の元のメモリ容量と等しくなる個数だけ装備されてい
る。
【００１９】隔離領域Ｄは、複数のサブチップＡの隣接
する領域に形成された空白領域であり、最上層にのみ金
属配線を有しており、隣接するサブチップＡ同士を前記
金属配線で接続したものである。
する領域に形成された空白領域であり、最上層にのみ金
属配線を有しており、隣接するサブチップＡ同士を前記
金属配線で接続したものである。
【００２０】図１及び図２に示す本発明の実施形態１で
は、チップ本体の中央部に共通なポンディングパッドＣ
を左右に直線状に設け、その両側に沿わせて全体を制御
する制御回路Ｂ、Ｂを直線状に設け、制御回路Ｂの外側
に２つのサブチップＡ，Ａを左右に設け、その外側に直
線状の隔離領域をＤ，Ｄを設け、その外側に２つのサブ
チップＡ，Ａを左右に設けている。すなわち、複数のサ
ブチップＡ，Ａを、隔離領域Ｄを挟んで内外に整列して
設け、分離するサブチップの位置を隔離領域Ｄにて明確
にしている。
は、チップ本体の中央部に共通なポンディングパッドＣ
を左右に直線状に設け、その両側に沿わせて全体を制御
する制御回路Ｂ、Ｂを直線状に設け、制御回路Ｂの外側
に２つのサブチップＡ，Ａを左右に設け、その外側に直
線状の隔離領域をＤ，Ｄを設け、その外側に２つのサブ
チップＡ，Ａを左右に設けている。すなわち、複数のサ
ブチップＡ，Ａを、隔離領域Ｄを挟んで内外に整列して
設け、分離するサブチップの位置を隔離領域Ｄにて明確
にしている。
【００２１】図１に示す場合では、サブチップＡは、元
のメモリ容量の８倍で分割されたセルアレイブロックと
該セルアレイブロックの動作を制御する制御回路とから
構成されている。
のメモリ容量の８倍で分割されたセルアレイブロックと
該セルアレイブロックの動作を制御する制御回路とから
構成されている。
【００２２】さらに隣接するサブチップＡ，Ａ間を分離
する隔離領域Ｄは、少なくとも少なくとも１μｍの幅を
もち、その最上層に金属配線Ｅを有し、金属配線Ｅによ
り隣接するサブチップＡ，Ａ同士を接続した構造になっ
ている。この場合、サブチップＡは最小の面積になるよ
うにし、更に一部のパターンのみが突出したような形状
では無く、データが均一に配置された四角形の形状に配
列している。
する隔離領域Ｄは、少なくとも少なくとも１μｍの幅を
もち、その最上層に金属配線Ｅを有し、金属配線Ｅによ
り隣接するサブチップＡ，Ａ同士を接続した構造になっ
ている。この場合、サブチップＡは最小の面積になるよ
うにし、更に一部のパターンのみが突出したような形状
では無く、データが均一に配置された四角形の形状に配
列している。
【００２３】（実施形態２）図３は、本発明の実施形態
２に係る半導体装置を示す構成図である。本発明の実施
形態２に係る半導体装置においては、サブチップＡは、
隔離領域Ｄを中心とした領域内にブロック状に組込まれ
て配置したことを特徴とするものである。
２に係る半導体装置を示す構成図である。本発明の実施
形態２に係る半導体装置においては、サブチップＡは、
隔離領域Ｄを中心とした領域内にブロック状に組込まれ
て配置したことを特徴とするものである。
【００２４】図３に基いて具体的に説明すると、サブチ
ップＡは、セルアレイブロックと該セルアレイブロック
の動作を制御する制御回路とから構成されている。
ップＡは、セルアレイブロックと該セルアレイブロック
の動作を制御する制御回路とから構成されている。
【００２５】そして、チップ本体の中心を通る交差部
に、直線状の共通なボンデイングパッドＣ1を横方向に
配置する。この共通なボンデイングパッドＣ1は、後述
する縦方向の隔離領域Ｄにて左右に分離され、その一部
が左半分のサブチップＡのみで使用されるボンデイング
パッドＧとして用いられる。
に、直線状の共通なボンデイングパッドＣ1を横方向に
配置する。この共通なボンデイングパッドＣ1は、後述
する縦方向の隔離領域Ｄにて左右に分離され、その一部
が左半分のサブチップＡのみで使用されるボンデイング
パッドＧとして用いられる。
【００２６】さらに、チップ本体の中心を通る交差部の
２辺に沿って、共通に全体を制御する制御回路Ｂ1を設
け、チップ本体の中心を通る交差部の４隅にサブチップ
Ａを均等に配置し、前記チップ本体の中心交差部を横切
る縦方向の隔離領域Ｄでチップ本体を左右に区画する。
また左（又は右）のサブチップＡのみに使われる制御回
路Ｆと、右（又は左）側の上下２段のサブチップＡで使
用される制御回路Ｂ1とから制御回路が構成されてい
る。また縦方向の制御回路Ｂ1の一部には共通なボンデ
イングパッドＣ1が連結して設けられている。
２辺に沿って、共通に全体を制御する制御回路Ｂ1を設
け、チップ本体の中心を通る交差部の４隅にサブチップ
Ａを均等に配置し、前記チップ本体の中心交差部を横切
る縦方向の隔離領域Ｄでチップ本体を左右に区画する。
また左（又は右）のサブチップＡのみに使われる制御回
路Ｆと、右（又は左）側の上下２段のサブチップＡで使
用される制御回路Ｂ1とから制御回路が構成されてい
る。また縦方向の制御回路Ｂ1の一部には共通なボンデ
イングパッドＣ1が連結して設けられている。
【００２７】また図３に示すように、共通に全体を制御
する回路Ｂ1の一部分を切り離す面に添うようにして、
突出部分が形成されないようにする。更に、１μｍ以上
の隔離領域Ｄを確保し、隔離領域Ｄの最上層に設けた金
属配線を使って、右側の隣接するサブチップＡ間を接続
し、信号を授受する配線として用いる。また、制御回路
Ｂ1の切り離し面の延長線上の外側に共通なボンディン
グパッドＣ1の一部を配置する。この場合も、サブチッ
プＡは先と同様な構成にする。
する回路Ｂ1の一部分を切り離す面に添うようにして、
突出部分が形成されないようにする。更に、１μｍ以上
の隔離領域Ｄを確保し、隔離領域Ｄの最上層に設けた金
属配線を使って、右側の隣接するサブチップＡ間を接続
し、信号を授受する配線として用いる。また、制御回路
Ｂ1の切り離し面の延長線上の外側に共通なボンディン
グパッドＣ1の一部を配置する。この場合も、サブチッ
プＡは先と同様な構成にする。
【００２８】
【発明の効果】以上説明したように本発明によれば、１
μｍ以上の間隔でパターンがない隔離領域から外側のサ
ブチップを簡単に切り離せるため、メモリ容量を１／２
にした半導体メモリにて構成される半導体装置のマスク
パターンを迅速に提供することができる。
μｍ以上の間隔でパターンがない隔離領域から外側のサ
ブチップを簡単に切り離せるため、メモリ容量を１／２
にした半導体メモリにて構成される半導体装置のマスク
パターンを迅速に提供することができる。
【００２９】その理由は、全体を共通で制御する回路や
設計パターンは、既にメモリ容量を１／２にされる前の
半導体メモリにて動作確認済みであるためである。
設計パターンは、既にメモリ容量を１／２にされる前の
半導体メモリにて動作確認済みであるためである。
【図１】本発明の実施形態１を示す構成図である。
【図２】図１のＩ部を拡大した図である。
【図３】本発明の実施形態２を示す構成図である。
【図４】従来の半導体装置を示す構成図である。
【図５】従来の半導体装置を示す構成図である。
Ａ サブチップ Ｂ 全体を制御する制御回路 Ｂ1，Ｂ2 共通に全体を制御する制御回路 Ｃ ボンディングパッド Ｃ1、Ｃ2 共通なボンディングパッド Ｄ 隔離領域 Ｅ 最上層の金属配線
Claims (5)
- 【請求項１】 ４倍の係数でメモリ容量が増加する半導
体メモリを備えた半導体装置であって、 元のメモリ容量の倍数で分割されたセルアレイブロック
と、前記セルアレイブロックの動作を制御する回路とか
ら構成されたサブチップを複数有し、 前記サブチップ同士が隣接する領域毎に隔離領域を有
し、 前記隔離領域は、最上層にのみ金属配線を備えており、
該金属配線により前記サブチップ同士を接続したもので
あることを特徴とする半導体装置。 - 【請求項２】 前記隔離領域は、少なくとも１μｍの幅
を有するものであることを特徴とする請求項１に記載の
半導体装置。 - 【請求項３】 前記サブチップは、隔離領域を挟んで内
外に整列されたものであることを特徴する請求項１又は
２に記載の半導体装置。 - 【請求項４】 前記サブチップは、隔離領域を中心とし
た領域内にブロック状に組込まれて配置されたものであ
ることを特徴する請求項１，２又は３に記載の半導体装
置。 - 【請求項５】 ４倍の係数でメモリ容量が増加する半導
体メモリを備えた半導体装置であって、 元のメモリ容量の倍数で分割されたセルアレイブロック
と、前記セルアレイブロックの動作を制御する制御回路
とから構成されたサブチップを複数有し、 チップ本体の中心を通る交差部に前記制御回路を配置
し、かつ、該交差部の角部に前記サブチップを均等に配
置し、 前記チップ本体上のサブチップを前記交差部を中心とし
て左右に分割する隔離領域を設けたものであることを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9319501A JPH11154738A (ja) | 1997-11-20 | 1997-11-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9319501A JPH11154738A (ja) | 1997-11-20 | 1997-11-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11154738A true JPH11154738A (ja) | 1999-06-08 |
Family
ID=18110936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9319501A Pending JPH11154738A (ja) | 1997-11-20 | 1997-11-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11154738A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11127717B2 (en) | 2019-03-04 | 2021-09-21 | Toshiba Memory Corporation | Semiconductor device including memory cell arrays and method of manufacturing the same |
-
1997
- 1997-11-20 JP JP9319501A patent/JPH11154738A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11127717B2 (en) | 2019-03-04 | 2021-09-21 | Toshiba Memory Corporation | Semiconductor device including memory cell arrays and method of manufacturing the same |
| US11839082B2 (en) | 2019-03-04 | 2023-12-05 | Kioxia Corporation | Semiconductor device and method of manufacturing the same |
| US12219767B2 (en) | 2019-03-04 | 2025-02-04 | Kioxia Corporation | Semiconductor device and method of manufacturing the same |
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