JPS58101432A - 半導体ペレツトの裏面電極構造 - Google Patents

半導体ペレツトの裏面電極構造

Info

Publication number
JPS58101432A
JPS58101432A JP56198596A JP19859681A JPS58101432A JP S58101432 A JPS58101432 A JP S58101432A JP 56198596 A JP56198596 A JP 56198596A JP 19859681 A JP19859681 A JP 19859681A JP S58101432 A JPS58101432 A JP S58101432A
Authority
JP
Japan
Prior art keywords
solder
semiconductor pellet
pellet
layer
electrode structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP56198596A
Other languages
English (en)
Inventor
Tatsuo Itagaki
板垣　達夫
Toru Kawanobe
川野辺　徹
Shinobu Tokuhara
徳原　忍
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Microcomputer System Ltd
Hitachi Ltd
Original Assignee
Hitachi Ltd
Hitachi Microcomputer Engineering Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi Microcomputer Engineering Ltd filed Critical Hitachi Ltd
Priority to JP56198596A priority Critical patent/JPS58101432A/ja
Publication of JPS58101432A publication Critical patent/JPS58101432A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/59—Bond pads specially adapted therefor

Landscapes

  • Die Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本実−は半導体ベレットの裏面電極構造に関する。
従来、シリ；ン（８轟）よりなる半導体ペレットを基１
［Ｋボンディングする万機としては、纂ｌ閣（Ａ）　Ｋ
示すように半導体ベレット３をはんだろ５Ｓにより基１
１ｉｌのめりきｌＩ２上にプンディングするものがある
。この場合、ベレット裏側に裏藺電１ｉ４を形成する必
要がある。
このような層間電極としてはＩｇｌｍｌｌ（Ｂ）Ｋ示す
よ５に、ベレット３の裏園儒から、アルオニりム（ＡＪ
　）　、りｏ−ム（Ｃｒ）の如きＩ１１金属層６．ニッ
ケル（Ｎ１）よりなる纂２金属層７、および金（ムＵ）
や鎖（ム１Ｋ）等のＩＩ３金属層（最外層）８かもなる
ものが提案されている。
しかしながら、Ａｕ、ムｇは貴金属であり、材料費が高
いという問題があった。また高個なため膜厚を薄くする
と、はんだとの濡れ性が劣化するという問題があった。
本実−の目的は、前記従来技術の欠点を解消し、低コス
トで確実なｌンディングを行５ことのできる半導体ペレ
ットの裏面電極構造を提供すｔことにある。
二〇−的を達成するため、本発明は真菌電極の最外層と
して、はんだとの■れ性が良く、しかも１１：Ｉストの
はんだ層を用いるものである。
以下、本発−を一一に示す実施例にしたがって靜麟Ｋ１
１−する。
露１１１　（Ａ）は本実−の一実施例を示すものである
。８４よりなる半導体ベレット３の裏側にチタン（Ｔｉ
　）ｓ　Ｃｒ、　ｊＬＪ４Ｆの８星と付着性のよいａｌ
ｌ金属＠Ｉ）を形威する。続いて、Ｎｉ、ＣｕのようＫ
はんだのぬれのよいＨｚ金属ｌｌ１１０ｔ−形成する。
続いて、はんだ膜１１ｖ影威する。これらｖ）３層の３
Ｉ９，１０．１１を同一真空装置内で連続して形威し、
膜−■の間が剥離しないようにする。たとえばｌ［１金
属膜９としてＴＩ、第２食属膜１０として帽を層いた場
合の膜厚め例は次の通りでｊ）ゐ・すなわち、Ｔ１はＯ
１冨μ票、Ｎ１は０．１．＃ｌｌｌ、はんだは０．６μ
諷雫ある。はんだ中のすず（Ｉ５！ｌ）のいとａｍが酸
化変質し易い、はんだ膜１１の蒸着は一つの蒸発源から
でも二つの蒸発源からでもよいが、８１儒に鉛（Ｐｂ　
）が多く、反対側すなわち外側（大気との接触側）Ｋｉ
ｎが多くなるように行なう。
第２１１ＣＢ）は他の１ＩＩＩＩＡ例を示すものである
。半導体ペレット３の裏側に、Ｎ１ｊ１２を形成する。
続いて、はんだ膜１１を同一真空装置内で形成する。こ
の場合、８１とＮｉが反応しＮｉ、８１％−形成し易い
ので、蒸着温度は１５０℃以下とし、Ｎｉはんだ２層電
極を形成した後もたとえば３５０℃以上で１時間のよう
な熱ｌ６１Ｉは避ける。
本ｌＩ！麹例の裏面電極構造においては、高価なＡｕ。
ムｇを使用しなくてすむため、安定した低コストの半導
体装置を製作できる。これはペレット裏面のＰ　ｂ　／
　８　ｎはんだがベレッＦボンディング温度を３３０℃
にすると＊鱗し【、ペレットボンデ（ング用に供給した
けんだにぬれ易くなること、および耐酸化性の８ｎが裏
面電極の外藺儒すなわち大気との接触側に多いため裏ｌ
電極が愛質しにくいことのためである。
以上ｌｌ鴫したよ５に、本発Ｗ１４によれば、低コスト
で確実なペレットボンデ（ングを行うことが可能であゐ
。
【図面の簡単な説明】
１１１１ｍ（ム）ははんだろ５を用いてベレットボンデ
ィンダすゐ場合の例を示す部分断ｌｌ１ｌｌ、第１１１
（ＩＩ）はｌｌ来の裏藺電極の一例を示す断Ｉ［１ｌｌ
ｌ、第８■（ム）は本発−の一実施例を示す断−閣、第
鵞閣（Ｂ）ｖｔ１本発の倫の１つの実施例を示す断ｌ閣
であ−０ ３・・・半導体ベレット、９・・・第１金属属、１Ｇ・
・・第８金属属、１１・・・はんだ膜、１２・・・ニッ
ケル属。 第　　１　　図 （５’） ＜Ａ） と５２

Claims (1)

  1. 【特許請求の範囲】 １、半導体ベレットの畠藺電極の最外層をはんだ層とし
    たことを轡黴とする半導体ベレットの裏■電極構造。 １　はんだ層は、半導体ベレットとの鎖着性の良いＩＮ
    １金属層およびはんだとの瀾れの良いＩＩ２食属層を介
    して半導体ベレットの裏■に被着されていることを特徴
    とする特許−求のＩＩｓ第１項記載の半導体ベレットの
    裏面電極構造。 ３、はんだ層は、ニッケル層を介して半導体ベレットの
    裏１ｍＫ曽着されていることを４１１徽とする特許請求
    の範−１１１項記載の半導体ベレットの裏爾電極榔造。 ４、はんだ層は、大気との接触側にすず（８ｎ）が多く
    分布するようＫなっていることを４１１像とする特許請
    求の範囲１１１項記載２項または第３項のいずれかに記
    載の半導体ベレットの裏ｌ電極構造。
JP56198596A 1981-12-11 1981-12-11 半導体ペレツトの裏面電極構造 Pending JPS58101432A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP56198596A JPS58101432A (ja) 1981-12-11 1981-12-11 半導体ペレツトの裏面電極構造

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP56198596A JPS58101432A (ja) 1981-12-11 1981-12-11 半導体ペレツトの裏面電極構造

Publications (1)

Publication Number Publication Date
JPS58101432A true JPS58101432A (ja) 1983-06-16

Family

ID=16393815

Family Applications (1)

Application Number Title Priority Date Filing Date
JP56198596A Pending JPS58101432A (ja) 1981-12-11 1981-12-11 半導体ペレツトの裏面電極構造

Country Status (1)

Country Link
JP (1) JPS58101432A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01318236A (ja) * 1988-06-17 1989-12-22 Sanyo Electric Co Ltd 半導体装置
US6376910B1 (en) * 1999-06-23 2002-04-23 International Rectifier Corporation Solder-on back metal for semiconductor die
JP2007013064A (ja) * 2005-07-04 2007-01-18 Toyota Central Res & Dev Lab Inc 半導体モジュ−ル
WO2012138868A2 (en) 2011-04-05 2012-10-11 Texas Instruments Incorporated Exposed die package for direct surface mounting

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01318236A (ja) * 1988-06-17 1989-12-22 Sanyo Electric Co Ltd 半導体装置
US6376910B1 (en) * 1999-06-23 2002-04-23 International Rectifier Corporation Solder-on back metal for semiconductor die
JP2007013064A (ja) * 2005-07-04 2007-01-18 Toyota Central Res & Dev Lab Inc 半導体モジュ−ル
WO2012138868A2 (en) 2011-04-05 2012-10-11 Texas Instruments Incorporated Exposed die package for direct surface mounting
JP2014515187A (ja) * 2011-04-05 2014-06-26 日本テキサス・インスツルメンツ株式会社 ダイレクト表面実装のための露出されたダイパッケージ
EP2727135A4 (en) * 2011-04-05 2015-10-21 Texas Instruments Inc EXPOSED CHIP CAPSULE FOR DIRECT SURFACE MOUNTING

Similar Documents

Publication Publication Date Title
US6309965B1 (en) Method of producing a semiconductor body with metallization on the back side that includes a titanium nitride layer to reduce warping
JPH0365897B2 (ja)
JP2023501040A (ja) センサ素子及びセンサ素子の製造方法
JPS58101432A (ja) 半導体ペレツトの裏面電極構造
US4745036A (en) Jumper chip for semiconductor devices
JPH06176903A (ja) Ｃｒ系サーメット薄膜の電極構造
JPS5835989A (ja) 非晶質光半導体装置
US4837928A (en) Method of producing a jumper chip for semiconductor devices
JPH0228351A (ja) 半導体装置
JP3937860B2 (ja) チップ型半導体素子およびその製造方法
JPS5928070B2 (ja) 半導体変位変換器
JPH0357222A (ja) 半導体集積回路装置
JPH08307192A (ja) 表面弾性波デバイス
JPS61111580A (ja) 薄膜の積層接着方法
JPH0629769A (ja) チップ型電子部品
JPS62287647A (ja) 半導体チツプの接続バンプ
JPS5833833A (ja) 半導体装置の電極形成法
JPS63289956A (ja) ショットキ・バリア・ダイオ−ドの製造方法
JPH0467346B2 (ja)
JPS6129142B2 (ja)
JPS5928049B2 (ja) 半導体装置のリ−ド接続方法
JPS6057219B2 (ja) 半導体装置
JPS6057221B2 (ja) 半導体装置
JPH05258689A (ja) 駆動用半導体素子内蔵型蛍光表示パネル
JPH07263467A (ja) 半導体ペレット及びそれを封止する半導体装置