JPS58155452A - アドレス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はアドレス制御装置に関する。特に、各々は連続
したアドレスのエントリからなジかつ相隣なる各々の間
の開始アドレス間隔が一定である１群のリストにわたっ
て前記エントリを前記リスト毎に予め定められた開始ア
ドレスから逐次アクセスできる機能を有するアドレス制
御装置に関する。

上述のような１群のリストａ指〆照合や画像処理時等に
使用され、たとえは、ｈ１１／Ｌ照合の場合であれは各
リストは指紋の一つの特徴点に関するデータを複数個の
エントリにわたって記憶しているもので、一群のリスト
は１指に含まれている全特徴点に関するデータを記憶す
る。指紋照合は現場で採れた指紋データそれぞれに対し
、多数の指ｙデータと照合し、相互に酷似する指紋デー
タを抽出して、最終的には抽出された指秋データ全てを
有する１犯人”を劃）出そうとするものである。

特徴点データの長さは様様であるため各リストの長さも
様様になるが、一群のリストに収められた全指紋データ
を照合する際に各リストを７クセ収答可能な一定長のエ
リアを一律に１１昂け、各リストの開始アドレスを、た
とえば、２のべき乗数で割シ切れるように予め定めてい
る。したがって、リストの末尾のエントリのアドレスと
次のリストの開始アドレスは不連続になることが多い。

従来のこの種のアドレス制御装置は現在アクセスされて
いるエントリの次のエントリのアドレスを保持するアド
レスレジスタと、リストへのアクセス回数が該リストの
エントリ個数に達したことを検出するための検出回路と
、該検出回路におけるエントリ個数への到達検出回数を
計数するカウンタと、前記アドレス制御装置の動作モー
ドと前記検出回路における検出結果とに応答して前記ア
ドレスレジスタを前記開始アドレス間隔と前記カウンタ
の計数との積または予め定められ次アクセス幅によシ更
新する演Ｘｉとで構成されている。

このような従来検電においては、リストの末尾のエント
リへのアクセスが行なわれると、検出回路、カウンタお
よび演算器がこの順序に動作して、開始アドレス間隔と
カウンタの計数との槓を算出し、これを次のリストの先
腕エントリのアドレスとする処理が直列的に必賛となシ
、リストの切れ目でアクセスアドレスの設定に時間がか
かり、リストアクセス処理時間が長くなるという欠点が
ある。

本発明の目的はリストアクセス処理時間を短縮するアド
レス制御装置を提供することにある。

本発明の装置はそれぞれが連続したアドレスからなる複
数のエントリを有しこれらエントリを収容できる予め定
められた記憶エリアに記憶された複数のリストの開始ア
ドレスから逐次アクセスできるアドレス制御装置におい
て、 アクセスされている前記リストの次のリストの前記開始
アドレスを保持する１群の前記リスト対応のレジスタフ
ァイルと、 アクセスされている前記エントリの一つ稜のエントリの
アドレスを保持するアドレスレジスタと、前記リストへ
のアクセス回数が該リストのエントリ個数に達したこと
を検出するための検出回路と、 前記アドレス制御装置の動作モードと前記検出回路にお
ける検出結果とに応答して前記レジスタファイルまたは
前記アドレスレジスタを前記開始アドレス間隔または予
め定められたアクセス幅によシ更新する演算器とを設け
、 外部からの前記リストへのアクセス時ま九は前記検出回
路における前記エン）　ＩＪ個数への到達検出時に前記
レジスタファイルが保持する前記開始アドレスを前記ア
ドレスレジスタに出力させるようにしたことを特徴とす
る。

次に本発明について図面を参照して詳細に説明する。

第１図は本発明の一実施例を示すブロック図である。

本実施例は４個のアドレスを有するレジスタファイルｌ
と、読出しアドレスレジスタ２と、曹込みアドレスレジ
スタ３と、演算器４と、メモリアドレス制御回路５と、
比較器６と、足数レジスタ７と、４個の選択回路ＩＡ、
２Ａ、３Ａおよび４Ａとを含んでいる。

第２図は本実施例で処理できる１群のリスト例を示して
おシ、本一群のリストは各々が最大辱４個の有効エント
リを有し得るへ個のリストからなっている。各リストの
末尾のエントリはそのリストの終了を告ける友めのエン
ドマーン４保持する。

第２図において斜Ｉｗを施した部分が有効エントリであ
る。本一群のリストは生記憶装＆（以下メモリと略称す
る）に記憶され、この記憶エリアはリスト以外の記憶に
も使用され得る。

メモリアドレス制御回路５に入力しているメモリアドレ
ス制御情報８０は、リストアクセスモード・非リストア
クセスモードの別、メモリ読出し・誉込みの別、イニシ
ャルモード・カレントモードの別、メモリアドレスレジ
スタファイル番号およびアクセス幅から構成されている
。次に、各モード別に説明する。

（：）非リストアクセス・読出し・イニシャルモード 外部からメモリのアドレスを指定して、メモリに記憶さ
れている非リストデータを読み出すモードである。メモ
リアドレス制御回路５はデータ選択条件信号５０により
、選択回路ＩＡに外部データｌＯを受は入れさせ、レジ
スタファイル１に出力させる。このとき、メモリアドレ
ス制御回路５はレジスタ７アイル指定信号５１で指定す
るレジスタファイル１のアドレスニ、レジスタファイル
書込指示信号５２によル選択回路ＩＡが出力するデータ
１１を書き込ませる。

次に、メモリアドレス制御回路５はレジスタファイル１
が保持するデータ１２’ｔ−、データ選択条件信号５３
により選択回路２人％絖出しアドレスレジスタ書込指示
信号５４によシ読出しアドレスレジスタ２にそれぞれ入
力させたあと、選択回路３Ａ経由でアクセスアドレス３
１としてメモリ（図示せず）に供給して絖出しを行なう
。

読出しアドレスレジスタ２が保持するデータ２１はまた
、データ選択条件信号５６によシ選択回路４Ａにも入力
され、この選択回路４Ａが出力するデータ４０と、メモ
リアドレス１ｔｉｌＪ御回路５が出力する演算データ５
７（このモードのときＬアクセス幅）とが演算器におい
て演算モード信号５８に応答して加算される。この加算
結果は選択−ｌ＃！ｒ２人を経由して読出しアドレスレ
ジスタ２を更新するが、本モードが続行される場合には
上述のようにして、レジスタファイルｌが保持するデー
タ１２（次の外部データ１０）により代替される。

（１）　　非リストアクセス・読出し・カレントモーア
ドレス制御装置が内部的にメモリのアドレスを指定して
、メモリに記憶されている非リストデータを読み出すモ
ードであル、（りにおいて演算器４が出力し、読出しア
ドレスレジスタ２を更新したデータ１２をアクセスアド
レス３１としてメモＩＪｔ−ｄみ出すとともに該データ
１２（選択回路４Ａが出力するデータ４０に同じ）に演
算データ５７（アクセス幅）を加算して選択回路２１！
由で絖出しアドレスレジスタ２に入力する点が（１）と
異なシ、他は同様である。

（明　非リストアクセス・書込み・イニシャルモード レジスタファイルｌが保持するデータ１２を、曹込みア
ドレスレジスタ書込み指示信号５５により書込みアドレ
スレジスタ３に入力させる点のみが（１）と異り、他は
同様である。

（ｔＶｌ　　非リストアクセス・書込み・カレントモー
ド 演算器４が出力し、選択回路２人に受は入れられたデー
タにより書込みアドレスレジスタ３を更新する点のみが
（１）と異なシ、他は同様である。

（Ｖ）　　リストアクセス・読出し・イニシャルモード 比較器６はメモリ読出しデータ６ｏとエンドマーク６１
とを比較し、メモリアドレス制御回路５はこの比較器６
が出力する一致信号６２と、定数レジスタ７が出力する
開始アドレス間隔■とを受は入れる。

先ず（１）におけるのと同様にして外部から供給される
外部データをアクセスアドレス３１としてメモリを読み
出すが、この場合にはこの胱出し動作に並行して、演算
器４はレジスタファイル１が出力するデータ１２（ｍ六
回路４Ａが出力するデータ４０に同じ）と、メモリアド
レス制御回路５が出力する演算データ５７（このモード
のこの時点では開始アドレス間隔Ｍ）とを加算して、選
択（ロ）路ＩＡ経由でレジスタファイル１を更新スル。

っま夛、現在アクセスされているリストの次のリストの
先験エントリのアドレスをレジスタ７アイルｌに保持し
ておくＯ 次に、比較器６は上述のメモリ読出し結果であるメモリ
読出しデータ６０とエンドマーク６１とを比較して、両
者が一致しているか否かチェック３１として使用した絖
出しアドレスレジスタ２が保持するデータ２１と演算デ
ータ５７（この時点ではアクセス＠）とを加算して、選
択回路２人経由で絖出しアドレス２ｔ−更新しておく。

この更新された続出しアドレスタ２の保持内容は本モー
ドが続行される場合には上述のようにして、レジスタ７
アイル１が保持するデータ１２（次の外部データ１０）
によル代替される。

比較器６がメモリ読出しデータ６０とエンドマーク６１
を比較して、その一致を検出すると、演算器４は上述の
ようにしてレジスタファイル１に保持されている次のリ
ストの先頭エントリのアドレスを選択回路２人経由で読
出レアドレスレジスタ２に移し、次のメモリアクセスは
このアドレスこのとき、レジスタファイルｌに保持され
ている次のリストの先頭エントリのアドレスは選択回路
４Ａ経由で演算器４Ａにも供給され、演算データ５７（
このときは開始アドレス間隔Ｍ）と加算され、この加算
結果、つまり２つ先のリストの先頭エントリのアドレス
でレジスタファイル１を更新しておく。

第２図の例で具体的に脱明すると、リスト「ｌ」につい
て絖出しが続き、エントリ「５」の貌出しによシ比較器
６が一致を検出すると、読出しアドレスレジスタ２はリ
スト「２」、エントリ「１」、レジスタファイル１はリ
スト「３」、エントリ「１」の各アドレスによシ更新さ
れることになる。

（明　リストアクセス・読出し・カレントモード（Ｖｌ
において演算器４が出力し、耽出しアドレスレジスタ２
を更新したデータ１２ｔアクセスアドレス３１としてメ
モリを読み出すとともに該データ１２（選択回路４Ａが
出力するデータ４０に同じ）に演算データ５７（アクセ
ス幅）を加算して選択回路２人経由で読出しアドレスレ
ジスタ２に入力する点が（Ｖ）と異なり、他は同様であ
る。

（ｎ　　リストアクセス・書込み・イニシャルモード い制御信号によシ、（Ｖ）におけると同様にして、次の
りストの先頭エントリのアドレスを書込みアドレスレジ
スタ３に入力し、レジスタファイル１は２つ先のリスト
の先頭エントリのアドレスで更新さえる点がＭと異なる
。

（噌　リストアクセス・書込み・カレントモード（Ｖｌ
ｌおよび（Ｖｌｌｌから明らかである。

本実施例において、演算モード信号５８は演算器４に対
して加算を指示しているが、本発明は加算だけに限定さ
れることなく、減算するようにしてもよい。

ま友、レジスタファイル−は４個のアドレスを有してお
り、レジスタファイル指定信号５１でｈ定できるが、一
群のリスト毎に使い分けると好都合である。

本発明によれば、リストの末尾のエントリへのアクセス
が行なわれたあとで、次のリストの先頭エントリのアド
レスを求める代シに、以上のような構成の採用によシ、
リストの先頭エントリへのアクセス開始時に次のリスト
の先頭エントリのアドレスを算出してレジスタファイル
に格納しておくことができるため、リストの末尾のエン
トリへのアクセスが行なわれるとレジスタファイルの保
持内容をアドレスレジスタに出力するだけで次のアクセ
スアドレスを設定できるようになり、リストの切れ目に
おいてもリストアクセスタイムを短縮できる。

【図面の簡単な説明】

１ｇ１図は本発明の一実施例を示し、Ｔｌ４２図は本実
施例を説明するための図を示す。 １・・・・・・レジスタ７アイル、２・・・・・・耽出
しアドレスレジスタ、３・・・・・・書込みアドレスレ
ジスタ、４、・・・・・・演算器、５・・・・・・メモ
リアドレス制御回路、６・・・・・・比較器、７・・・
・・・定数レジスタ、ＩＡ、２Ａ、３Ａ。

Claims (1)

1. 【特許請求の範囲】 それぞれが連続したアドレスからなる複数のエントリを
   有しこれらエントリを収納できる予め定められた記憶エ
   リアに記憶され九複数のリストの開始アドレスから逐次
   アクセスできるアドレス制御装置において、 アクセスされている前記リストの次のリストの前記開始
   アドレスを保持する１群の前配りスト対応のレジスタフ
   ァイルと、 アクセスされている前記エントリの一つ後のエントリの
   アドレスを保持するアドレスレジスタと、前記リストへ
   のアクセス回数が該リストのエントリ個数に達したこと
   を検出するための検出回路と、 前記アドレス制御装置の動作モードと前記検出回路にお
   ける検出結果とに応答して前記レジスタファイルまたは
   前記アドレスレジスタの内容を前記開始アドレス間隔ま
   たは予め定められたアクセス幅により更新する演算器と
   を設け、 外部からの前記リストへのアクセス時または前記検出回
   路における前記エントリ個数への到達検出時に前記レジ
   スタファイルが保持する前記開始アドレスを前記アドレ
   スレジスタに出力させるようにしたことを特徴とするア
   ドレス制御装置。