JPS5823480A - シリコンゲ−トの形成方法 - Google Patents
シリコンゲ−トの形成方法Info
- Publication number
- JPS5823480A JPS5823480A JP56123486A JP12348681A JPS5823480A JP S5823480 A JPS5823480 A JP S5823480A JP 56123486 A JP56123486 A JP 56123486A JP 12348681 A JP12348681 A JP 12348681A JP S5823480 A JPS5823480 A JP S5823480A
- Authority
- JP
- Japan
- Prior art keywords
- film
- oxide film
- gate
- polycrystalline silicon
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＯ８型ｒ１テに用いて有用なシリコンゲート
の形成方法に関する。ＭＯ８！ＪＦＩテの製造工程に於
てセルファラインゲート形成法はｒ１！の特性の安定化
、工程での作業精度の各面に於て非常に秀れた方法であ
り、ショートチャンネルを実現する為には不可欠な方法
である。その場合ｒｌ！のゲート長を制御する手段とし
てド与イエッチング技術が璽要な役割りを果す。
の形成方法に関する。ＭＯ８！ＪＦＩテの製造工程に於
てセルファラインゲート形成法はｒ１！の特性の安定化
、工程での作業精度の各面に於て非常に秀れた方法であ
り、ショートチャンネルを実現する為には不可欠な方法
である。その場合ｒｌ！のゲート長を制御する手段とし
てド与イエッチング技術が璽要な役割りを果す。
然し乍らレジスト膜をマスクとしてゲート材料となる例
えば多結晶シリコンとゲート絶縁膜とを同時にエツチン
グしようとすると、第１図に示す如（、工、′チング後
の断面は庇状になってしまう。
えば多結晶シリコンとゲート絶縁膜とを同時にエツチン
グしようとすると、第１図に示す如（、工、′チング後
の断面は庇状になってしまう。
同図に於て（１１はシリコン基板、（２）はゲート酸化
膜。
膜。
（３１は多結晶シリコン膜、（４）はレジスト膜である
。
。
このようにゲート酸化膜（２）や多結晶シリコン膜（３
１が庇状になってしまう主たる原因は、酸化膜（２）や
シリコン膜（３１の組成に起因する事が大きく、具体的
にはエツチングガスに依り夫々のエツチング速度が興っ
たり、サイドエッチ等が考えられる。
１が庇状になってしまう主たる原因は、酸化膜（２）や
シリコン膜（３１の組成に起因する事が大きく、具体的
にはエツチングガスに依り夫々のエツチング速度が興っ
たり、サイドエッチ等が考えられる。
本発明はこのような点に鑑みて為されたものであって、
以下に詳述する。本発明の第１の工程は第２図に示す如
く、シリコン基板（１）上にゲート絶縁膜となる基板酸
化シリコン膜（２）を熱酸化法で成長させ、該曽化シリ
コン模（２？上にゲートを構成する多結晶シリコンＩＩ
（３１を被着した後、ゲート領域となる箇所にレジスト
膜（４；を形成するところにある。ここで酸化膜（２；
の厚みは約５００ム＠、多結晶ＩＩ（３１の厚みは５０
００ム０ 程度である。
以下に詳述する。本発明の第１の工程は第２図に示す如
く、シリコン基板（１）上にゲート絶縁膜となる基板酸
化シリコン膜（２）を熱酸化法で成長させ、該曽化シリ
コン模（２？上にゲートを構成する多結晶シリコンＩＩ
（３１を被着した後、ゲート領域となる箇所にレジスト
膜（４；を形成するところにある。ここで酸化膜（２；
の厚みは約５００ム＠、多結晶ＩＩ（３１の厚みは５０
００ム０ 程度である。
次にレジスト膜（４１をマスクとして該レジスト膜（４
）に依って覆われていない露出多結晶膜（８１をエツチ
ング除去する（第５図）、この時のエツチングは、４％
の０２ ガスを含むＣＦ４ ガスのプラズマエツチング
で、そのエツチングレートは５０００ム０令 であった
。
）に依って覆われていない露出多結晶膜（８１をエツチ
ング除去する（第５図）、この時のエツチングは、４％
の０２ ガスを含むＣＦ４ ガスのプラズマエツチング
で、そのエツチングレートは５０００ム０令 であった
。
本発明の第５の工程は第４図に示す如（、前工程でマス
クとして用いたレジストＩｆ！（４）を剥離した後、残
存多結晶膜（３１を表面から酸化して表面酸化膜１５）
とするところにある、この時の酸化は８００℃のスチー
ム酸化雰囲気中で約１０分間行われる。その結果１表面
酸化１！（５）の厚みは約１０００ム０ となり、また
多結晶膜（３）のそれは４０００ム＠ 程度となる。尚
、この表面酸化膜（５）の厚みは原理的には基板酸化膜
（２；の厚みと同等程度が好ましいが。
クとして用いたレジストＩｆ！（４）を剥離した後、残
存多結晶膜（３１を表面から酸化して表面酸化膜１５）
とするところにある、この時の酸化は８００℃のスチー
ム酸化雰囲気中で約１０分間行われる。その結果１表面
酸化１！（５）の厚みは約１０００ム０ となり、また
多結晶膜（３）のそれは４０００ム＠ 程度となる。尚
、この表面酸化膜（５）の厚みは原理的には基板酸化膜
（２；の厚みと同等程度が好ましいが。
この厚みを奈り犬舎く設定すると酸化処理時間が長時間
となるので１表面酸化膜（５）の厚みの方が多少薄くて
も差し障りはない。
となるので１表面酸化膜（５）の厚みの方が多少薄くて
も差し障りはない。
最後にこの表面酸化ＩＦ（５）と共に基板酸化膜（２）
を多結晶シリコン膜（３１にて覆われた箇所のみを残存
させて工、チング除去する（第５図）、この時のエツチ
ングは先の多結晶シリコン＋３１の場合と同様に％＋Ｃ
Ｐ４ ガスのプラズマエツチングでも良いし１通常の
酸系のドライエツチングでも良い、このエツチング工程
の結果、多結晶シリコンＨ１３１がゲートとなり、この
シリコン膜（３警の直下に存在する酸化ＩＩ！１２）が
ゲート絶縁膜を構成する事となる。
を多結晶シリコン膜（３１にて覆われた箇所のみを残存
させて工、チング除去する（第５図）、この時のエツチ
ングは先の多結晶シリコン＋３１の場合と同様に％＋Ｃ
Ｐ４ ガスのプラズマエツチングでも良いし１通常の
酸系のドライエツチングでも良い、このエツチング工程
の結果、多結晶シリコンＨ１３１がゲートとなり、この
シリコン膜（３警の直下に存在する酸化ＩＩ！１２）が
ゲート絶縁膜を構成する事となる。
本発明は以上の説明から明らかな如く、ゲート絶縁膜と
なる基板酸化膜上にゲートを構成する多結晶シリコンを
選択的に設け、この多結晶シリコン表面を酸化した状態
でこの酸化膜と基板酸化膜とを同時にエツチングしてい
るので、ゲート酸化膜は多結晶シリコンに庇状の簀起が
形成される事なくセルファラインを実施する事が出来、
安定した特性のＭＯ８ｌｌｒｌ？の製造が可働となる。
なる基板酸化膜上にゲートを構成する多結晶シリコンを
選択的に設け、この多結晶シリコン表面を酸化した状態
でこの酸化膜と基板酸化膜とを同時にエツチングしてい
るので、ゲート酸化膜は多結晶シリコンに庇状の簀起が
形成される事なくセルファラインを実施する事が出来、
安定した特性のＭＯ８ｌｌｒｌ？の製造が可働となる。
ｇｓ１図は従来方法に依るシ９：Ｉンゲートのｔ形成状
態を示す断面図、第２！ｌＩ乃至第５図は本発明方法を
工程順に示した断面図であって、（１）は基板。 １２）は基板酸化膜、（３１は多結晶シリコン膜、（４
）はレジスト膜、（５）は表面酸化膜、を夫々示してい
る。
態を示す断面図、第２！ｌＩ乃至第５図は本発明方法を
工程順に示した断面図であって、（１）は基板。 １２）は基板酸化膜、（３１は多結晶シリコン膜、（４
）はレジスト膜、（５）は表面酸化膜、を夫々示してい
る。
Claims (1)
- 【特許請求の範囲】 １）半導体基板表面にゲート絶縁膜となる基板酸化膜を
成長させ、該酸化膜上にゲートを構成する多結晶シリコ
ン膜を被着し、この多結晶シリコン膜上のゲート領埴に
レジスト膜を設け１次に該レジスト膜をマスクとしてこ
のレジスト膜に覆われていない箇所の多結晶シリコン膜
をエツチング除去した後、レジスト膜を剥離して残存多
結晶シリコン膜を露出し、続いてこの露出多結晶シリコ
ン膜をその表面から酸化して表面酸化膜と為し。 この表面酸化膜を上記基板酸化膜と共にエツチングして
多結晶シリコン膜直下の酸化膜のみを残存させ、この残
存酸化膜をゲート絶縁膜とすると共に多結晶シリコン膜
をゲートとするシリコンゲートの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56123486A JPS5823480A (ja) | 1981-08-05 | 1981-08-05 | シリコンゲ−トの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56123486A JPS5823480A (ja) | 1981-08-05 | 1981-08-05 | シリコンゲ−トの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5823480A true JPS5823480A (ja) | 1983-02-12 |
Family
ID=14861813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56123486A Pending JPS5823480A (ja) | 1981-08-05 | 1981-08-05 | シリコンゲ−トの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5823480A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5283068A (en) * | 1975-12-29 | 1977-07-11 | Fujitsu Ltd | Production of semiconductor device |
-
1981
- 1981-08-05 JP JP56123486A patent/JPS5823480A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5283068A (en) * | 1975-12-29 | 1977-07-11 | Fujitsu Ltd | Production of semiconductor device |
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