JPS5832464A - 縦型４極ｍｏｓｆｅｔ - Google Patents
縦型４極ｍｏｓｆｅｔInfo
- Publication number
- JPS5832464A JPS5832464A JP56130554A JP13055481A JPS5832464A JP S5832464 A JPS5832464 A JP S5832464A JP 56130554 A JP56130554 A JP 56130554A JP 13055481 A JP13055481 A JP 13055481A JP S5832464 A JPS5832464 A JP S5832464A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- mosfet
- layers
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/611—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は２個のゲートをもつ４極Ｍ０８ＦＥＴに関する
。
。
４極Ｍ０８Ｆ’ＥＴは、第１図の回路図に示すように、
Ｇ１およびＧ箕の２個のゲートをもっＦＥＴである。
Ｇ１およびＧ箕の２個のゲートをもっＦＥＴである。
第２図は、このような４極Ｍ０８ＦＥＴのうち、従来の
横型の４極ＭＯ８ＦＥＴの断面図を示す。第２図におい
そ、１１はＰ型基板、１２はＰ型基板１１に形成された
ドレイン部Ｎ＋層、１２ａはドレイン部の隣接するＮ
層、１３はンース・ドレイン部中間のＮ 層、１４はソ
ース部のＮ＋層で１４ａは隣接Ｎ 層、１６はＮ 層１
３と１４ａとめ間の上面の絶縁［１５を介して設けられ
た第１ゲート、１７はＮ 層１３と１２ａとの間の上面
の絶縁膜１５を介して設けられた第２ゲート、１９と２
０はそれぞれドレイン部とソース部に設けられた第１主
電極と第２主電極、１８．２１は表面像膜の熱酸化膜で
ある。 ・□このような従来の４極ＭＯ８ＦＥＴに
おいては、よく知られているように、第２ゲート１７の
電圧増幅率がＫのとき、第１ゲート１６とドレイン１９
との間の帰還容量ＣＤＧＩとすると、この帰還容量はｌ
／にとなって高周波動作に適している。しかし、高圧化
、大電流化は横型のため困難である。
横型の４極ＭＯ８ＦＥＴの断面図を示す。第２図におい
そ、１１はＰ型基板、１２はＰ型基板１１に形成された
ドレイン部Ｎ＋層、１２ａはドレイン部の隣接するＮ
層、１３はンース・ドレイン部中間のＮ 層、１４はソ
ース部のＮ＋層で１４ａは隣接Ｎ 層、１６はＮ 層１
３と１４ａとめ間の上面の絶縁［１５を介して設けられ
た第１ゲート、１７はＮ 層１３と１２ａとの間の上面
の絶縁膜１５を介して設けられた第２ゲート、１９と２
０はそれぞれドレイン部とソース部に設けられた第１主
電極と第２主電極、１８．２１は表面像膜の熱酸化膜で
ある。 ・□このような従来の４極ＭＯ８ＦＥＴに
おいては、よく知られているように、第２ゲート１７の
電圧増幅率がＫのとき、第１ゲート１６とドレイン１９
との間の帰還容量ＣＤＧＩとすると、この帰還容量はｌ
／にとなって高周波動作に適している。しかし、高圧化
、大電流化は横型のため困難である。
本発明の目的は、高周波動作に適すると共に、高耐圧で
大電流動作の可能な４極ＭＯ８ＦＥＴを提供するにある
。
大電流動作の可能な４極ＭＯ８ＦＥＴを提供するにある
。
本発明の４極ＭＯ８ＦＥＴは、ＰまたはＮ導電型のうち
一方の一導電型の半導体基板に反対導電型の第２層が形
成され、この反対導電型第２層内に一導電型の第３層と
第４層が形成され、前記−導電型の基板第１層と第３層
との間の反対導電型第２層上面および前記−導電型の第
３層と第４層の間の反対導電型第２層上面にそれぞれ絶
縁膜を介してゲート電極が形成され、前記反対導電型第
２層に接続して第２主電極が形成され、前記−導電型基
板第１層に接続して第１主電極が形成された構成を有す
る。
一方の一導電型の半導体基板に反対導電型の第２層が形
成され、この反対導電型第２層内に一導電型の第３層と
第４層が形成され、前記−導電型の基板第１層と第３層
との間の反対導電型第２層上面および前記−導電型の第
３層と第４層の間の反対導電型第２層上面にそれぞれ絶
縁膜を介してゲート電極が形成され、前記反対導電型第
２層に接続して第２主電極が形成され、前記−導電型基
板第１層に接続して第１主電極が形成された構成を有す
る。
つぎに本発明を実施例によシ説明する。
第３図は本発明の一実施例の断面図である。第３図にお
いて、１はＮ−型の半導体基板のうち、後の工程で形成
された拡散層部分を含まない残りの基板第１層である。
いて、１はＮ−型の半導体基板のうち、後の工程で形成
された拡散層部分を含まない残りの基板第１層である。
２は基板内に複数個形成されたＰ型の第２層、３，４は
、Ｐ型第２層内に選択的に形成されたそれぞれ対をなす
Ｎ 層、６はＮ型基板第１層１とＮ型第３層３との間の
Ｐ型箱２層の上面に絶縁膜５を介して形成された第２ゲ
ート電極、７はＮ型第３層３とＮ型第４層４との間のＰ
型第２層上面に絶縁膜５を介して形成された第１ゲート
電極、１０は、第１ゲートおよび第２ゲートとは絶縁熱
酸化膜８で絶縁されて各Ｐ型箱２層に共通に接続された
第２主電極、９はＮ型基板第１層１に接続された第１主
電極である。
、Ｐ型第２層内に選択的に形成されたそれぞれ対をなす
Ｎ 層、６はＮ型基板第１層１とＮ型第３層３との間の
Ｐ型箱２層の上面に絶縁膜５を介して形成された第２ゲ
ート電極、７はＮ型第３層３とＮ型第４層４との間のＰ
型第２層上面に絶縁膜５を介して形成された第１ゲート
電極、１０は、第１ゲートおよび第２ゲートとは絶縁熱
酸化膜８で絶縁されて各Ｐ型箱２層に共通に接続された
第２主電極、９はＮ型基板第１層１に接続された第１主
電極である。
このような本発明の縦型４極Ｍ０８ＦＥＴでは、第１主
電極９と第２主電極との間に印加された電源電圧に対し
、第１ゲート電極７と第２ゲート電極６の下のｎ型チャ
ンネルを通り、Ａで示す径路の電流が流れる。
電極９と第２主電極との間に印加された電源電圧に対し
、第１ゲート電極７と第２ゲート電極６の下のｎ型チャ
ンネルを通り、Ａで示す径路の電流が流れる。
このような構造においては、Ｎ型基板第１層１とＰ型筒
２層２との間のＰＮ接合の耐圧は、表面部の接合耐圧で
決定されない。これは隣り合ったＰ型筒２層２から延び
る空乏層が接触し、この空蓬層が基板と平行になる丸め
である。このため、高耐圧化する丸めの手段、例えばガ
ードリングを個々のＭＯ８要素部に設けることなく、こ
れら多数の要素を含むチップ外周部のみに設ければよい
ので、個々の要素に高耐圧化手段を施す九めに多くの面
積を要し九従来の横型ＭＯ８ＰＥＴに比べ、多数のＭＯ
８ＦＥＴを高密度で形成でき、同一面積のチップでは、
大幅な高耐圧大電流化が可能となる。
２層２との間のＰＮ接合の耐圧は、表面部の接合耐圧で
決定されない。これは隣り合ったＰ型筒２層２から延び
る空乏層が接触し、この空蓬層が基板と平行になる丸め
である。このため、高耐圧化する丸めの手段、例えばガ
ードリングを個々のＭＯ８要素部に設けることなく、こ
れら多数の要素を含むチップ外周部のみに設ければよい
ので、個々の要素に高耐圧化手段を施す九めに多くの面
積を要し九従来の横型ＭＯ８ＰＥＴに比べ、多数のＭＯ
８ＦＥＴを高密度で形成でき、同一面積のチップでは、
大幅な高耐圧大電流化が可能となる。
なお、上側では一導電型をｎ型、反対導電型をＰ型に対
応させ、かつ、ＮチャンネルＭＯ８ＦＥＴについて説明
したが、上記対応を逆にしたＰチャンネルＭＯ８ＦＥＴ
についても本発明が適用されるのは自明である。
応させ、かつ、ＮチャンネルＭＯ８ＦＥＴについて説明
したが、上記対応を逆にしたＰチャンネルＭＯ８ＦＥＴ
についても本発明が適用されるのは自明である。
第１図は４極Ｍ０８ＦＥＴの回路図、第２図社従来の横
型４極Ｍ０８ＦＥＴの断面図、第３図は本発明の一実施
例の断面図である。 １・・・・・・Ｎ型基板第１層、２・・・・・・Ｐ型箱
２層、３・・・・・・Ｎ型第３層、４・・・・・・Ｎ型
第４層、５・・・・・・ゲート絶縁膜、６・・・・・・
第２ゲート電極、７・・・・・・第１ゲート電極、８−
・・・・・表面保饅絶鰍膜、９−−−・・第１主電極、
１０・・・・・・第２主電極。
型４極Ｍ０８ＦＥＴの断面図、第３図は本発明の一実施
例の断面図である。 １・・・・・・Ｎ型基板第１層、２・・・・・・Ｐ型箱
２層、３・・・・・・Ｎ型第３層、４・・・・・・Ｎ型
第４層、５・・・・・・ゲート絶縁膜、６・・・・・・
第２ゲート電極、７・・・・・・第１ゲート電極、８−
・・・・・表面保饅絶鰍膜、９−−−・・第１主電極、
１０・・・・・・第２主電極。
Claims (1)
- ＰまたはＮ導電型のうちの一方の一導電型の半導体基板
に反対導電型の第２層が形成され、この反対導電型第２
層内に一導電型の第３層と第４層が形成され、前記−導
電型の基板第１層と第３層との間の反対導電型第２層上
面および前記−導電型の第３層と第４層の間の反対導電
型第２層上面にそれぞれ絶縁膜を介してゲート電極が形
成され、前記反対導電型第２層に接続して第２主電極が
形成され、前記−導電型基板第１層に接続して第１主電
極が形成されていることを特徴とする縦型４極ＭＯ８Ｆ
ＥＴ ０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56130554A JPS5832464A (ja) | 1981-08-20 | 1981-08-20 | 縦型４極ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56130554A JPS5832464A (ja) | 1981-08-20 | 1981-08-20 | 縦型４極ｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5832464A true JPS5832464A (ja) | 1983-02-25 |
Family
ID=15037044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56130554A Pending JPS5832464A (ja) | 1981-08-20 | 1981-08-20 | 縦型４極ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5832464A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4936359A (ja) * | 1972-08-03 | 1974-04-04 | ||
| JPS544079A (en) * | 1977-06-10 | 1979-01-12 | Sony Corp | Semiconductor device |
-
1981
- 1981-08-20 JP JP56130554A patent/JPS5832464A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4936359A (ja) * | 1972-08-03 | 1974-04-04 | ||
| JPS544079A (en) * | 1977-06-10 | 1979-01-12 | Sony Corp | Semiconductor device |
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