JPS585476B2

JPS585476B2 - キオクソウチ

Info

Publication number: JPS585476B2
Application number: JP753970A
Authority: JP
Inventors: 小林秀彦
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1974-12-28
Filing date: 1974-12-28
Publication date: 1983-01-31
Also published as: JPS5178645A

Description

【発明の詳細な説明】本発明は記憶装置に関し、特に、半導体メモリアレイに
よって構成された記憶ブロックを有する記憶装置に関す
るものである。

一般に、この種の複数個の半導体メモリアレイを配列さ
れた記憶装置には全ての半導体メモリアレイに共通にア
ドレス信号及び読出し、書込みの動作を指定する信号を
与える構成を有するものがある。

このタイプの記憶装置では、読出し又は書込み動作を行
なう場合、前述したアドレス信号及び動作指定信号を全
ての半導体メモリアレイに与えると共に、半導体メモリ
アレイの組合せを選択するアレイ選択信号を加えて、デ
ータの読出し又は書込みを行なっている。

このように、半導体メモリアレイの一部を選択して、デ
ータの読出し、書込みを行なう記憶装置は一組の半導体
メモリアレイに対する読出し又は書込み動作が終了する
まで、他の選択されない半導体メモリアレイに対して、
読出し又は書込みの要求を行なうことができない。

本発明の目的は任意のワードが選択されて、読出し又は
書込み動作中に、メモリアレイの異なる他のアドレスに
対し、読出し又は書込み動作を行なうことができる記憶
装置を提供することである。

本発明の他の目的は異なる複数個のアドレスに対し、読
出し又は書込みを短い間隔を置いて行なう記憶装置を提
供することである。

本発明によれば単一の記憶装置でインターリーブを行な
う場合又は複数個のインターフェースから異なるアドレ
スに対し情報を要求されるようなマルチプロセッサ用に
適した記憶装置が得られる。

本発明では半導体メモリアレイがアドレス信号を保持で
きることを利用して、メモリアレイ選択線及び読出し又
は書込みに必要なタイミングを与える信号線を半導体メ
モリアレイのグループ毎に独立させ、且つ、各グループ
で共用させることにより、１グループのメモリアレイが
動作中であつても、他のメモリアレイを動作させること
が可能な記憶装置が得られる。

本発明の記憶装置はアドレス信号を保持できるメモリア
レイＡ１１．Ａ１２．…Ａ１ｎ；Ａ２１．Ａ２２゜…Ａ
２ｎ；…；Ａｍ１．Ａｍ２．…Ａｍｎと、前記各アレイ
に共通に接続されたアドレス信号を与えるアドレス線と
、前記メモリアレイのうち、Ａ１１゜Ａ２１．…Ａｍ１
；Ａ１２．Ａ２２…、Ａｍ２；…；Ａ１ｎ。

Ａ２ｎ…Ａｍｎの各アレイグループに対して、それぞれ
独立に、且つ、各グループ内で共用できるように接続さ
れた読出し情報用読出し線及び書込み情報用書込み線、
と、前記メモリアレイのうち、Ａ１１…Ａ１ｎ：Ａ２１
…Ａ２ｎ；…；Ａｍ１．…Ａｍｎの各グループ毎に独立
にグループ内で共用できるように接続されているメモリ
アレイ選択線及び読出し、書込みに必要なタイミング信
号線とを備えている。

本発明ではメモリアレイ選択線及びこれに対応するタイ
ミング信号線が独立しているため、相異なる２つのメモ
リアレイグループＡｘ１．Ａｘ２…Ａｘｎ及びＡｙｌ、
Ａｙ２…Ａｙｎに対し、メモリアレイ選択信号及びタイ
ミング信号を与えることができる。

したがって、１つのメモリアレイグループＡｘ１…Ａｘ
ｎに対し、メモリアレイ選択信号とタイミング信号とを
与えて、所要のアドレス線上のアドレス信号をメモリア
レイに保持させた後。

アドレス線の信号を変えて、他のメモリアレイグループ
Ａｙ１．…Ａｙｎに対し、メモリ選択信号とタイミング
信号を与えてアドレス信号を保持させることにより、１
部のメモリアレイ動作中に他のメモリアレイをも動作さ
せることができる。

以下１図面を参照して説明する。

第１図は従来の半導体メモリアレイを用いた記憶装置の
一例を示すブロック図であり、ここでは。

２に＋２（ｋ：任意の整数）ワード、３ビツト構成。

の場合を示している。

図に示すように、この記憶装置は半導体メモリアレイ１
ｊ（ｉ＝１，２，３，４゜ｉ＝０，１，２）と、各メモ
リアレイｉ、ｊに収容される２にワードのアドレスを指
定する１ｊ０１，１ｊ０２゜…、ｉｊｏにのに個のアド
レス端子と、それぞれのメモリアレイの１ビツトのデー
タ入力及び出力端子ｊｊ１１及び１ｊ２１と、メモリア
レイの選択のために使われるアレイ選択端子１ｊ３１と
、メモリアレイに読出し／書込みの動作を行なわせるた
めのＲ／Ｗ端子ｊｊ４１及び上記端子に適当な信号が与
えられた場合に、メモリアレイが適当な動作を行なうよ
う電源供給を行なう端子とを備えている。

また、記憶装置の端子５１，５２．…、５ｋにアドレス
信号が与えられると、アドレス信号はアドレスバッファ
５０を通って、それぞれアドレスバッファ出力端子６１
，６２．…、６ｋに現われる。

上記出力端子からのアドレス信号はそれぞれアドレス線
７１，７２．…、７ｋ及び各メモリアレイの端子１ｊ０
１，１ｊＯ２，１ｊｏｋ（ｉ＝１，２，３，４゜ｉ＝０
，１，２）を介して、すべてのメモリアレイに供給され
る。

入力データは、サブメモリ装置の入力端子８０゜８１．
８２から与えられ、それぞれのデータは対応する入力デ
ータバツファ９０，９１．９２の出力端子１００，１０
１，１０２及びデータ入力線１１０．１１１，１１２を
介して、それぞれメモリアレイのデータ入力端子１０１
１，１１１１，１２１１（ｉ＝１．２，３，４）へ与え
られる。

一方、出力データはメモリアレイの出力端子１０２１，
１１２１，１２２１（ｉ＝１．２，３．４）にそれぞれ
接続された出力データ線１２０，１２１，１２２から各
出力データバッファ１４０，１４１，１４２の入力端子
１３０゜１３１．１３２へ与えられ、それぞれ出力デー
タバツファ１４０，１４１，１４２を介して出力端子１
５０，１５１，１５２へ送出される。

メモリ選択デコード回路１６３には、その入力端子１６
０及び１６１にメモリアレイ選択信号が与えられ、また
、端子１６２にタイミングパルスが与えられている。

このメモリアレイ選択回路１６３の出力端子１６４，１
６５，１６６、及び１６７から出力される信号はタイミ
ングパルスが与えられたときのみ、端子１６０及び１６
１の入力信号がデコードされて、出力端子１６４，１６
５゜１６６及び１６７のいずれか１個の出力端子へのみ
、メモリアレイ選択信号として出力される。

さらに、出力端子１６４，１６５，１６６．１６７に与
えられたメモリアレイ選択信号はそれぞれメモリアレイ
選択線１７１，１７２，１７３，１７４゜及びアレイ選
択端子１ｊ３１，２ｊ３１，３ｊ３１゜４ｊ３１（ｉ＝
０，１．２）を介して、メモリアレイに供給され、メモ
リアレイのグループ１ｊ３１゜２ｊ３１，３ｊ３１，４
ｊ３１のいずれかを選択することができる。

また、端子１８０は記憶装置に対し読出し／書込みの動
作を指定する信号を与える端子であり、この端子に加え
られたＲ／Ｗ信号はＲ／Ｗバッファ１８１．及び出力端
子１８２を通して、ＲＺＷ線１８３に送出され、Ｒ／Ｗ
線１８３に接続されたすべてのメモリアレイのＲ／Ｗ端
子１ｊ４１（ｉ＝１，２，３，４．Ｊ＝０，１，２）に
対して与えられる。

なお、上記アドレスバッファ５０．入力データバツファ
９０〜９２．出力データバッファ１４０〜１４２．及び
Ｒ／Ｗバッファ１８１はいずれも信号の増幅のため使用
されている。

次に、第１図に示された従来のサブメモリ装置の動作は
以下の通りである。

まず、読出し動作においては、端子５１〜５ｋ及び１６
０，１６１にメモリアレイのアドレス及びメモリアレイ
の選択信号を与えると共に、端子１６２及び１８０に対
し、読出し動作に必要なタイミングを与える。

これによって、メモリアレイ１０〜１２、２０〜２２．
３０〜３２．４０〜４２のいずれかの所要のアドレスが
選択されて。

出力データ線１２０，１２１，１２２に出力されたデー
タは出力データバツファ１４０，１４１゜１４２を通し
て、それぞれ出力データ端子１５０゜１５１．１５２に
出力されて情報の読出しが行なわれる。

次に、書込み動作の場合には、読出し動作と同様に、入
力端子５１〜５ｋ及び１６０，１６１を用いて書込みを
行なうアドレス及びメモリアレイを定めると共に、入力
データ端子８０，８１．８２から書込み用データを入力
する。

これによって、１入力データ端子８０，８１，８２から
の書込み用データはそれぞれ入力データバツファ９０，
９１゜９２を介して、入力データ線１００，１０１゜１
０２に与えられ、端子１６２及び１８０に書込み動作に
必要なタイミングを加えると、所定のメモリアレイの所
定のアドレスに対し書込みが行なわれる。

このサブメモリ装置では、構成されるメモリアレイの全
てに対して読出し及び書込みに必要なタイミングが共通
の信号線によって与えられており、複数個のメモリアレ
イグループの同時選択については考慮されていない。

したがって、この構成はアドレスを保持できるという半
導体メモリアレイの特性を十分生かしていない。

第２図は本発明の一実施例を示すブロック図である。

第２図を参照すると、この実施例はアドレス信号を保持
できる半導体メモリアレイ１０〜１２゜２０〜２２．３
０〜３２．４０〜４２．アドレスバッファ５０．入力デ
ータバッファ９０〜９２゜出力データバッファ１４０〜
１４２．アレイ選択バッファ２１１〜２１４及びＲ／Ｗ
バッファ２４１〜２４４を有している。

また、記憶装置ヘアドレス信号を与える端子５１．５２
・・・５ｋを有するアドレスバッファ５０の出力端子と
各メモリアレイとの接続関係、入力データバッファ９０
〜９２の出力端子１００〜１０２とメモリアレイとの接
続関係、メモリアレイと出力データバッファ１４０〜１
４２の入力端子１３０〜１３２との接続関係は第１図の
場合と同様である。

このサブメモリ装置ではタイミングを与える読出し／書
込み（Ｒ／Ｗ）信号用端子２３１〜２３４とメモリアレ
イとの接続がメモリアレイ選択信号の入力端子２０１〜
２０４と対応するように行なわれている。

即ち、メモリアレイ選択信号の入力端子２０１〜２０４
に与えられる入力信号はそれぞれアレイ選択バッファ２
１１〜２１４．その出力端子２２１〜２２４．及びメモ
リアレイ選択線１７１〜１７４を介して、メモリアレイ
グループ１０〜１２．２０〜２２．３０〜３２及び４０
〜４２の各アレイ選択端子１ｊ３１，２ｊ３１，３ｊ３
１及び４ｊ３１に供給される。

また、Ｒ／Ｗ信号用入力端子２３１〜２３４からのタイ
ミング信号はＲ／Ｗバッファ２４１〜２４４．その出力
端子２５１〜２５４．Ｒ／Ｗ線２６１〜２６４を介して
、それぞれメモリアレイ１０〜１２のＲ／Ｗ端子１ｊ４
１．メモリアレイ２０〜２２のＲ／Ｗ端子２ｊ４１．メ
モリアレイ３０〜３２のＲ／Ｗ端子３ｊ４１及びメモリ
アレイ４０〜４２のＲ／Ｗ端子４ｊ４１（ｉ＝０．１．
２）に与えられる。

次に、第２図を参照して、このサブメモリ装置の動作を
説明する。

尚、この実施例ではメモリアレイの一部に対して、読出
し又は書込み動作中。

他のメモリアレイのアドレスに対し、読出し又は書込み
を行なうことが可能であるが、ここでは最初の動作を第
１の読出し又は書込み動作と呼び。

後の動作を第２の読出し又は書込み動作と呼ぶ。

まず、第１の読出し動作の場合、端子５１〜５ｋ及び端
子２０１〜２０４のうちの任意の端子２０Ｐ（Ｐ：１，
２，３．４）に対し、それぞれメモリアレイのアドレス
信号及びアレイ選択信号を与える。

これと同時に、アレイ選択端子２０Ｐに対応するＲ／Ｗ
信号用端子２３Ｐに対し、読出し動作に必要なタイミン
グを与えると、メモリアレイＰＯ，Ｐ１．Ｐ２の所要ア
ドレスが選択され、出力データ線１２０〜１２２に出力
された読出しデータはそれぞれ出力データバッファ１４
０〜１４２を通して出力データ端子１５０〜１５２に出
力情報が送出される。

次に、第１の書込み動作の場合、読出し動作と同様に、
入力端子５１〜５ｋ及び端子２０１〜２０４のうちの任
意の端子２０Ｐに対して、書込みを行なうアドレスをあ
られすアドレス信号及びメモリアレイをあられすアレイ
選択信号を与える。

これと同時に、入力データ端子８０〜８２から書込み情
報を入力し、それぞれ入力データバッファ９０〜９２を
介して入力データ線１００〜１０２に書込みデータを供
給する。

この状態でメモリアレイ選択端子２０Ｐに対応した端子
２３Ｐに書込み動作に必要なタイミングを与えると、所
要メモリアレイの所要アドレスに対し、書込みデータを
書込むことができる。

ここで、第２の読出し又は書込み動作の場合について説
明する。

尚、第１の読出し、又は書込み動作が行なわれているメ
モリアレイのグループをＡｐｌ、Ａｐ２、Ａｐ３と
し、第２の読出し又は書込み動作が行なわれるメモリア
レイのグループをＡｑｌ、Ａｑ２．Ａｑ３（ｐ≠ｑ）と
する。

この場合、第１の動作によりメモリアレイＡｐ１〜Ａｐ
３がそのアドレス信号を保持した後、この第１の動作の
途中で他のメモリアレイのグループＡｑ１〜Ａｑ３に対
して端子５１〜５ｋからアドレス信号を与え、且つ、端
子２０ｑ（ｐ≠ｑ、ｑ＝１゜２．３，４）に対しアレイ
選択信号を加える。

第２５の動作が書込み動作のときには、入力データ端子
８０〜８２から書込み情報を入力して、メモリアレイＡ
ｑ１〜Ａｑ３の入力データ端子ｑ０１１．ｑ１１１゜ｑ
２１１に与える。

これと同時に、端子２３ｑに対して書込み動作に必要な
タイミングを加えると。

第１の動作の途中で第２の動作で書込みを行なうことが
できる。

また、第２の動作が読出し動作の場合には、メモリアレ
イＡｑ１〜Ａｑ３から出力データ線１２０〜１２２．出
力データバッファ１４０〜１４２を介して、データ端子
１５０〜１５２に読出し情報が送出される。

第１及び第２の動作は入力データ線１００〜１０２及び
出力データ線１２０〜１２２を２組のメモリアレイグル
ープで共用する形で行なわれる。

したがって、第１及び第２の動作において、読出し動作
又は書込み動作が連続する場合、２組のグループに対す
る入力情報又は出力情報が互いに他を乱すことがないよ
うに、第１及び第２の動作の間隔を設定しておく必要が
ある。

以上述べたように１本発明はアドレス信号を保持できる
メモリアレイによって構成された記憶装置において、メ
モリアレイ選択線及び対応するタイミング信号線に独立
して信号を与えるように構成することによって、同一の
サブメモリ装置の一部のメモリアレイが動作中であって
も、動作中でないメモリアレイを動作させることが可能
であり。

記憶装置を有効に使用することができる。

【図面の簡単な説明】

第１図は従来の記憶装置の一例を示すブロック図、第２
図は本発明の一実施例を示すブロック図である。記号の説明、１０〜１２，２０〜２２，３０〜３２゜４
０〜４２……メモリアレイ、５０……アドレスバツフア
、９０〜９２……入カデータバツフア、１４０〜１４２
……出力データバツフア、２１１〜２１４……アレイ選
択バッファ、２４１〜２４４……読出し／書込み用バッ
ファ、１６３……メモリアレイ選択回路、１８１，２４
１〜２４４……Ｒ／Ｗバツフア、２１１〜２１４……ア
レイ選択バッファ。

Claims

【特許請求の範囲】１アドレス信号を受信し、該アドレス信号が一定期間
タイミング信号と共に与えられると、前記アドレス信号
を保持することができる複数個のメモリアレイを備えた
記憶装置において、前記メモリアレイを所定数含む複数
個の記憶ブロックと。前記各記憶ブロックに対し、共通のアドレス信号を与え
る手段と、前記各記憶ブロックに対し、共通の書込み情
報を与える手段と、前記各記憶ブロックに、互いに相異
なるタイミングで前記記憶ブロックの動作を指定する記
憶ブロック指定手段と。前記各記憶ブロック毎に異なるタイミングで読出し／書
込み指定を与える動作指定手段と、前記複数個の記憶ブ
ロックから読出される情報を共に出力する手段とを備え
、前記記憶ブロック指定手段及び動作指定手段を利用し
て、前記記憶ブロックのうちの一つのメモリアレイに対
する第１の読出し又は書込み動作中、この動作より遅れ
て開始し。且つ前記第１の動作と並行する形で行なわれる第２の読
出し又は書込み動作を前記記憶ブロックとは異なる記憶
ブロック内のメモリアレイに対して行なえることを特徴
とする記憶装置。