JPS6284549A - 読み出し専用半導体記憶装置の製造方法 - Google Patents
読み出し専用半導体記憶装置の製造方法Info
- Publication number
- JPS6284549A JPS6284549A JP60224285A JP22428585A JPS6284549A JP S6284549 A JPS6284549 A JP S6284549A JP 60224285 A JP60224285 A JP 60224285A JP 22428585 A JP22428585 A JP 22428585A JP S6284549 A JPS6284549 A JP S6284549A
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- JP
- Japan
- Prior art keywords
- transistor
- oxide film
- polysilicon layer
- diffusion
- silicon substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
- H10B20/387—Source region or drain region doping programmed
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ブツシュスルー螺圧の高低でデータ「１」
と「０」を選択するＭＯＳＦＥＴを配列したＭＯＳ集積
回路よりなる読み出し専用半導体り己憶装債（以下ＲＯ
Ｍという）の製造方法に関するものである。
と「０」を選択するＭＯＳＦＥＴを配列したＭＯＳ集積
回路よりなる読み出し専用半導体り己憶装債（以下ＲＯ
Ｍという）の製造方法に関するものである。
第２図ｆａｔ 、 ｔｂｌ 、 ｔｅｌ 、 （ｄ）
、 ｔｅｌは従来のＲＯＭの製造工程における構造を示
す説明図であり、図において（１）はゲート電極となる
ポリシリコンＩ＠、＋２１はゲート酸化膜、（３）はシ
リコン基板、（４）は浅い拡散層、（５）はマスク、（
６）はマスク（５）によるホトリソグラフィーで形成し
たホトレジスト、（７）は深い拡散層、（８ａ）、（８
ｂ）は形成されたトランジスタである。
、 ｔｅｌは従来のＲＯＭの製造工程における構造を示
す説明図であり、図において（１）はゲート電極となる
ポリシリコンＩ＠、＋２１はゲート酸化膜、（３）はシ
リコン基板、（４）は浅い拡散層、（５）はマスク、（
６）はマスク（５）によるホトリソグラフィーで形成し
たホトレジスト、（７）は深い拡散層、（８ａ）、（８
ｂ）は形成されたトランジスタである。
シリコン基板（３）のトランジスタを形成する各場所に
ゲート酸化膜１２）を−挾んでゲート成極となるポリシ
リコン層（１）を形成し、ポリシリコン層（１）を形成
した領域以外に浅い拡散層（４）を形成する。
ゲート酸化膜１２）を−挾んでゲート成極となるポリシ
リコン層（１）を形成し、ポリシリコン層（１）を形成
した領域以外に浅い拡散層（４）を形成する。
次に、データの「１」と「０」の一方に対応するトラン
ジスタの位、４に開孔を有するマスク（５）ヲ用いて、
ホトリソグラフィーで開孔に対応する位・ｑのポリシリ
コン層（１）を覆うホトレジスト（６）を形成する。
ジスタの位、４に開孔を有するマスク（５）ヲ用いて、
ホトリソグラフィーで開孔に対応する位・ｑのポリシリ
コン層（１）を覆うホトレジスト（６）を形成する。
ホトレジスト（６１を形成した後、深い拡散層（７）を
形成する。
形成する。
上記のようにして形成したトランジスタ（８ａ）は、深
い拡散層（７）を形成する際に、ゲート（極となるポリ
シリコン層（１）をホトレジスト（６）で覆うため、深
い拡散層（７）がゲート＋に極の下まで達せず、ゲート
１１極直下に浅い拡散層（４）が残っていて、比較的長
いチャネル長と適切な傾斜型不純物濃度分布を有する。
い拡散層（７）を形成する際に、ゲート（極となるポリ
シリコン層（１）をホトレジスト（６）で覆うため、深
い拡散層（７）がゲート＋に極の下まで達せず、ゲート
１１極直下に浅い拡散層（４）が残っていて、比較的長
いチャネル長と適切な傾斜型不純物濃度分布を有する。
トランジスタ（８ｂ）は、 深い拡散層（７）を形成す
る際に、ゲート４極となるポリシリコン層（１）自身が
拡散マスクとなるため、横方向拡散によりゲート成極下
に大きくソース、ドレインが入り込み、短いチャネル長
と急峻な不純物一度分布を有する。
る際に、ゲート４極となるポリシリコン層（１）自身が
拡散マスクとなるため、横方向拡散によりゲート成極下
に大きくソース、ドレインが入り込み、短いチャネル長
と急峻な不純物一度分布を有する。
以上の構造上の差異により、トランジスタ（８ａ）は、
エンハンスメント型トランジスタとして動作するに光分
なソース・ドレイン電圧ＶＣ耐えられるが、トランジス
タ（８ｂ）は、パンチスルーにより、非常に低いソース
・ドレイン１圧にしか耐えられない。したがって、ゲー
ト１極の４位をオフ（位としたときのソース・ドレイン
間の導通の有無を検出することにより、トランジスタ（
８ａ）とトランジスタ（８ｂ）を識別することが可能で
、ＲｏＶＬとして動作することとなる。
エンハンスメント型トランジスタとして動作するに光分
なソース・ドレイン電圧ＶＣ耐えられるが、トランジス
タ（８ｂ）は、パンチスルーにより、非常に低いソース
・ドレイン１圧にしか耐えられない。したがって、ゲー
ト１極の４位をオフ（位としたときのソース・ドレイン
間の導通の有無を検出することにより、トランジスタ（
８ａ）とトランジスタ（８ｂ）を識別することが可能で
、ＲｏＶＬとして動作することとなる。
以上のようにして製造されたトランジスタ（８ａ）の特
性１・ま、ゲート（極両側の浅い拡散層（４）の長さに
大きく依存し、浅い拡散層（４）の長さは、ホトレジス
ト（６）の仕上り長きと位置により決定される−すなわ
ち、トランジスタ（８ａ）の特性４・よ、マスク（５）
とポリシリコン層（１）の重ね精度と、ホトレジスト（
６）の仕上り長さに大きく依存し、マスク（５）のポリ
シリコン層（１）に対する相対位考には自己整合性がな
く、不均一になるという問題があった。
性１・ま、ゲート（極両側の浅い拡散層（４）の長さに
大きく依存し、浅い拡散層（４）の長さは、ホトレジス
ト（６）の仕上り長きと位置により決定される−すなわ
ち、トランジスタ（８ａ）の特性４・よ、マスク（５）
とポリシリコン層（１）の重ね精度と、ホトレジスト（
６）の仕上り長さに大きく依存し、マスク（５）のポリ
シリコン層（１）に対する相対位考には自己整合性がな
く、不均一になるという問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、比較的長いチャネル長を有する方のトランジ
スタの特性分も均一にすることができる製造方法を提供
することを目的とする。
たもので、比較的長いチャネル長を有する方のトランジ
スタの特性分も均一にすることができる製造方法を提供
することを目的とする。
この発明に係る製造方法は、比較的長いチャネル長を有
する方のトランジスタのソース、ドレイン形成全ゲート
電極となるポリシリコン層にサイドウォール・スペーサ
を形成して行なうこととし、短いチャネル長を有する方
のトランジスタのソース、ドレイン形成は、上記サイド
ウオール・スルーを形成するために堆積した酸化膜を選
択拡散マスクとした深い拡散により行なうものである。
する方のトランジスタのソース、ドレイン形成全ゲート
電極となるポリシリコン層にサイドウォール・スペーサ
を形成して行なうこととし、短いチャネル長を有する方
のトランジスタのソース、ドレイン形成は、上記サイド
ウオール・スルーを形成するために堆積した酸化膜を選
択拡散マスクとした深い拡散により行なうものである。
酸化膜をマスクとした深い拡散は、短いチャネル長を有
するトランジスタのソース、ドレイン形成のためにのみ
行なうので、深い拡散を行なう領域の酸化膜を除去する
ためのマスクとポリシリコン層の重ね合わせは、精度を
必要としない。
するトランジスタのソース、ドレイン形成のためにのみ
行なうので、深い拡散を行なう領域の酸化膜を除去する
ためのマスクとポリシリコン層の重ね合わせは、精度を
必要としない。
第１図ｆａｔ 、 ｔｂｌ 、 Ｉｃｌ 、 ｆｄｌ
、 （ｅｌ 、げ）、摩）はこの発明の製造方法の工程
Ｖこおける構造を示す説明図であり、図においてｉｌｌ
、 （２）、（３）、（４）、 ｔ５１ 、 （８ａ）
、 （８ｂ）は第２図の同一符号と同一または相当する
部分を示し、（１１）はポリシリコン層（１）と浅い拡
散層（４）を形成した領域を覆う状四に吐槓した酸化膜
、（１２）は１回目の深い拡散でできた拡散層％（１３
）ｉｔ異方性エツチングによって形成したサイドウォー
ル・スペーサ、（１４）は２回目の深い拡散でできた拡
散層である。
、 （ｅｌ 、げ）、摩）はこの発明の製造方法の工程
Ｖこおける構造を示す説明図であり、図においてｉｌｌ
、 （２）、（３）、（４）、 ｔ５１ 、 （８ａ）
、 （８ｂ）は第２図の同一符号と同一または相当する
部分を示し、（１１）はポリシリコン層（１）と浅い拡
散層（４）を形成した領域を覆う状四に吐槓した酸化膜
、（１２）は１回目の深い拡散でできた拡散層％（１３
）ｉｔ異方性エツチングによって形成したサイドウォー
ル・スペーサ、（１４）は２回目の深い拡散でできた拡
散層である。
シリコン層成（３）のトランジスタを形成する各場所に
ゲート酸化膜（２）を挾んでゲート４極となるポリシリ
コン層（１）を形成し、ポリシリコン層ｆｉｎ形成した
領域以外に浅い拡散層（４）を形成する。
ゲート酸化膜（２）を挾んでゲート４極となるポリシリ
コン層（１）を形成し、ポリシリコン層ｆｉｎ形成した
領域以外に浅い拡散層（４）を形成する。
次に、ポリシリコン層（１）と浅い拡散層（２）を覆う
酸化膜（１１） ｒ堆積し、短いチャネル長とするトラ
ンジスタの位置に開孔を有するマスク（５）を用いて、
開孔に対応する領域の酸化膜（１１）を除去する。
酸化膜（１１） ｒ堆積し、短いチャネル長とするトラ
ンジスタの位置に開孔を有するマスク（５）を用いて、
開孔に対応する領域の酸化膜（１１）を除去する。
酸化膜（１１）を除去し−た領域に１回月の深い拡散層
（１２）を形成し、比較的長いチャネル長とするトラン
ジスタの周辺に残った°酸化膜（１１）を異方性エツチ
ングして、ポリシリコン層（１）にサイドウォール・ス
ペーサ（１３）を形成する。そうして、２回目の深い拡
散を行ない、拡散層（１４）を形成する。
（１２）を形成し、比較的長いチャネル長とするトラン
ジスタの周辺に残った°酸化膜（１１）を異方性エツチ
ングして、ポリシリコン層（１）にサイドウォール・ス
ペーサ（１３）を形成する。そうして、２回目の深い拡
散を行ない、拡散層（１４）を形成する。
上記のようにして形成した場合、トランジスタ（８ａ）
は、２回目の深い拡散を行なう際に、サイドウォール・
スペーサ（１３） ’！ｉ−拡散マスクとするため、深
い拡散層（１４）がゲート１極の下まで達せず、ゲート
フイ極直下に浅い拡散層（４）が残っていて、比較的長
いチャネル長と適切な傾斜型不純物濃度分布金有する。
は、２回目の深い拡散を行なう際に、サイドウォール・
スペーサ（１３） ’！ｉ−拡散マスクとするため、深
い拡散層（１４）がゲート１極の下まで達せず、ゲート
フイ極直下に浅い拡散層（４）が残っていて、比較的長
いチャネル長と適切な傾斜型不純物濃度分布金有する。
この場合、浅い拡散層（４）の長さは、サイドウォール
・スペーサ（１３）の幅に依存することとなり、自己整
合性があり、トランジスタ（８ａ）の特性の均一化が谷
筋となる。
・スペーサ（１３）の幅に依存することとなり、自己整
合性があり、トランジスタ（８ａ）の特性の均一化が谷
筋となる。
トランジスタ（８ｂ）は、１回月の深い拡散（１２）を
行なう際に、ゲートル極となるポリシリコン層（１）自
身が拡散マスクとなるため、横方向拡散によりゲートル
極下に大きくソース、ドレインが入り込み、短いチャネ
ル長と急峻な不純物濃度分布を有する。
行なう際に、ゲートル極となるポリシリコン層（１）自
身が拡散マスクとなるため、横方向拡散によりゲートル
極下に大きくソース、ドレインが入り込み、短いチャネ
ル長と急峻な不純物濃度分布を有する。
以上の構造上の差異によジ、ＲＯＭとして動作すること
となる。
となる。
なお、上記方法において、２回月の深い拡散前に、熱処
理（いわゆるドライブをかける）を行なうことや、ＭＯ
ＳＦＥＴ としてＮチャネルトランジスタを使用し、
１回月の深い拡散に拡散定数の大きい燐（Ｐ）を用いる
ことなどによって、トランジスタ（８ｂ）の短チャネル
の実現を確実にすることができる。
理（いわゆるドライブをかける）を行なうことや、ＭＯ
ＳＦＥＴ としてＮチャネルトランジスタを使用し、
１回月の深い拡散に拡散定数の大きい燐（Ｐ）を用いる
ことなどによって、トランジスタ（８ｂ）の短チャネル
の実現を確実にすることができる。
以上のとおり、この発明によれば、自己整合性のよいサ
イドウオール書スペーサによってチャネル長を比較的長
くする方のトランジスタのゲート成極下の浅い拡散の長
さが決定されるので、均一となり、特性の安定したｄし
み出し専用半導体記憶装置４を得ることがでさるという
効果がある。
イドウオール書スペーサによってチャネル長を比較的長
くする方のトランジスタのゲート成極下の浅い拡散の長
さが決定されるので、均一となり、特性の安定したｄし
み出し専用半導体記憶装置４を得ることがでさるという
効果がある。
【図面の簡単な説明】
１■１図ｆａｌ 、 ｉｂｌ 、 （ｃ） 、 ｆｄｌ
、 ｉｅ） 、 （ｆｌ 、 （ｇｌ ｄこの発明の
製造方法の工程における。−，１造を示す説明図、第２
図ｆａｔ 、 （ｂｌ 、 ｔｅｌ 、 ｌｄｌ 、
ｔｅｌは従来のＲＯＭの製造工程における構造を示す説
明図である。 図において（１）はポリシリコン層、（２）はゲート酸
化膜、（３）はシリコン基板、（４）は浅い拡散層、（
５）はマスク、（８ａ）、（８ｂ）はトランジスタ１．
（１１）は酸化膜、（１２） 、 （１４）は深い拡散
層、（１３）はサイドウォール・スペーサである。 なお各図中同一符号は同一または相当する部分全示すも
のとする。 代理人 大 岩 増 雄 第１図 手続補正書（自発） 昭和 年 月 日 適
、 ｉｅ） 、 （ｆｌ 、 （ｇｌ ｄこの発明の
製造方法の工程における。−，１造を示す説明図、第２
図ｆａｔ 、 （ｂｌ 、 ｔｅｌ 、 ｌｄｌ 、
ｔｅｌは従来のＲＯＭの製造工程における構造を示す説
明図である。 図において（１）はポリシリコン層、（２）はゲート酸
化膜、（３）はシリコン基板、（４）は浅い拡散層、（
５）はマスク、（８ａ）、（８ｂ）はトランジスタ１．
（１１）は酸化膜、（１２） 、 （１４）は深い拡散
層、（１３）はサイドウォール・スペーサである。 なお各図中同一符号は同一または相当する部分全示すも
のとする。 代理人 大 岩 増 雄 第１図 手続補正書（自発） 昭和 年 月 日 適
Claims (1)
- プッシュスルー電圧の高低でデータ「１」と「０」を選
択するＭＯＳＦＥＴを配列したＭＯＳ集積回路よりなる
読み出し専用半導体記憶装置の製造方法において、シリ
コン基板のＭＯＳＦＥＴを形成する各場所にゲート酸化
膜を挾んでゲート電極となるポリシリコン層を形成する
工程、シリコン基板のポリシリコン層を形成した領域以
外に浅い拡散を行なう工程、シリコン基板のポリシリコ
ン層と浅い拡散を行なった領域を覆う酸化膜を堆積する
工程、シリコン基板の堆積した酸化膜のプッシュスルー
電圧を高くする方のＭＯＳＦＥＴのゲート電極となるポ
リシリコン層の周辺部を除く部分をマスクを用いて除去
する工程、シリコン基板の酸化膜を除去した領域に１回
目の深い拡散を行なう工程、シリコン基板の周辺部に酸
化膜の残ったポリシリコン層に異方性エッチングによっ
てサイドウォール・スペーサを形成する工程、シリコン
基板のサイドウォール・スペーサを形成したポリシリコ
ン層の周辺部を含む酸化膜を除去した領域に２回目の深
い拡散を行なう工程を備えた読み出し専用半導体記憶装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60224285A JPS6284549A (ja) | 1985-10-08 | 1985-10-08 | 読み出し専用半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60224285A JPS6284549A (ja) | 1985-10-08 | 1985-10-08 | 読み出し専用半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6284549A true JPS6284549A (ja) | 1987-04-18 |
Family
ID=16811374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60224285A Pending JPS6284549A (ja) | 1985-10-08 | 1985-10-08 | 読み出し専用半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6284549A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5389565A (en) * | 1994-01-07 | 1995-02-14 | Zilog, Inc. | Method of fabricating high threshold metal oxide silicon read-only-memory transistors |
-
1985
- 1985-10-08 JP JP60224285A patent/JPS6284549A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5389565A (en) * | 1994-01-07 | 1995-02-14 | Zilog, Inc. | Method of fabricating high threshold metal oxide silicon read-only-memory transistors |
| US5498896A (en) * | 1994-01-07 | 1996-03-12 | Zilog, Inc. | High threshold metal oxide silicon read-only-memory transistors |
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