JPS5857691A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS5857691A JPS5857691A JP56155100A JP15510081A JPS5857691A JP S5857691 A JPS5857691 A JP S5857691A JP 56155100 A JP56155100 A JP 56155100A JP 15510081 A JP15510081 A JP 15510081A JP S5857691 A JPS5857691 A JP S5857691A
- Authority
- JP
- Japan
- Prior art keywords
- emitter
- transistor
- current
- memory cell
- discharge current
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- Granted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/415—Address circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体メモリ、特に飽和形メモリセルを用いた
半導体メモリに関する。
半導体メモリに関する。
半導体メモリは多数のワード線と多数のビｙ）線とこれ
らの交点毎に配設される多数のメモリセルからなる。こ
のメモリセルの形態としては各種のものが提案されてお
り、例えば飽和形のメモリセルも広く利用されている。
らの交点毎に配設される多数のメモリセルからなる。こ
のメモリセルの形態としては各種のものが提案されてお
り、例えば飽和形のメモリセルも広く利用されている。
本発明はこの飽和形のメモリセルを利用する半導体メモ
リについて言及する。
リについて言及する。
ところで半導体メモリにおいては読込まれた１″″Ｏ１
′のデータを１呆持すべくいわゆる１呆ｒ寺電流がメモ
リセルにａ電される。そしであるワード線が選択から非
選択に移行する際には、その）呆持電流が放電されるこ
とになる。従って床持醒流が大きい程その選択切替時の
スイッチングスピードが高速となる。ところが半導体メ
モリの友ｆｉｌｌ化ならびに低消費心力化を図る上では
そのＣ１持電流（１，、）が小さい程好ましいから、晶
速のスイ・ソ１ングスピードが達成できなくなる。そこ
で本出願人は、選択されたワード線に対して選択的に放
：ＩＬ市流（■Ｄ）を引き込むことができるようにし、
こｎによりスイッチングスピードの冒速化を図るという
提案を既に行なった０一方、飽＋ｌｌ形メモリセルにお
いては半選択メモリセルにおける検出トランジスタのエ
ミッタを高電位に持ち上げるということが行なわれてい
る。該半選択メモリセルへの誤書込みを防止するためで
ある。そうすると、ワード線の前記放電電流（Ｉ、＞の
一部が非選択ビット線へ分流するという現象が現われ前
記放電電流（Ｉｏ）を導入したにも拘らずそれ程スイッ
チングスピードが高速化しないという不都合を生ずる。
′のデータを１呆持すべくいわゆる１呆ｒ寺電流がメモ
リセルにａ電される。そしであるワード線が選択から非
選択に移行する際には、その）呆持電流が放電されるこ
とになる。従って床持醒流が大きい程その選択切替時の
スイッチングスピードが高速となる。ところが半導体メ
モリの友ｆｉｌｌ化ならびに低消費心力化を図る上では
そのＣ１持電流（１，、）が小さい程好ましいから、晶
速のスイ・ソ１ングスピードが達成できなくなる。そこ
で本出願人は、選択されたワード線に対して選択的に放
：ＩＬ市流（■Ｄ）を引き込むことができるようにし、
こｎによりスイッチングスピードの冒速化を図るという
提案を既に行なった０一方、飽＋ｌｌ形メモリセルにお
いては半選択メモリセルにおける検出トランジスタのエ
ミッタを高電位に持ち上げるということが行なわれてい
る。該半選択メモリセルへの誤書込みを防止するためで
ある。そうすると、ワード線の前記放電電流（Ｉ、＞の
一部が非選択ビット線へ分流するという現象が現われ前
記放電電流（Ｉｏ）を導入したにも拘らずそれ程スイッ
チングスピードが高速化しないという不都合を生ずる。
従って発明の目的は前述した不都合を解消し、スイッチ
ングスピードの高速化を図ることができる半導体メモリ
を提案することである。
ングスピードの高速化を図ることができる半導体メモリ
を提案することである。
上記目的に従い本発明は、前述した放電電流（Ｉｏ）の
部分的な検出トランジスタへの分流が該検出トランジス
タの逆βに依存することに層目し、該逆βを事実上不変
に設定し得る手段を導入して、該逆βの変動に拘らず放
電電流（Ｉｏ）を一定に維持するようにしたことを特徴
とするものである〇以下図面に従って本発明を説明する
。
部分的な検出トランジスタへの分流が該検出トランジス
タの逆βに依存することに層目し、該逆βを事実上不変
に設定し得る手段を導入して、該逆βの変動に拘らず放
電電流（Ｉｏ）を一定に維持するようにしたことを特徴
とするものである〇以下図面に従って本発明を説明する
。
第１図は本発明が適用される半導体メモリの一部を取り
出して示す回路図である。本図において（３） メモリセルＭＣを挾んでいる。なお、これらワード＠Ｗ
、、Ｗ−、メモリセルＭＣはさらに多数存在する。メモ
リセルＭ、Ｃは又、それぞれ一対のビット線Ｂ、Ｔ、、
ＨＬで挾まれ、１のビット線対と１つワード線対を選択
して所望の１のメモリセｌしをアクセスすることができ
る。メモリセルは各々１１１又はθ′のデータを読み込
んでおり、これを保持するための電流、すなわち保持′
ｌ！ｉ流ＩＮを引き込むための足保持電流源ＳＩＨが設
けられている。従って、ワード線切替えが行なわれると
きには、選択ワード線Ｗ＋、Ｗ−の電荷をこの保持１！
流ＩＨの吸収という形で放電することになる。
出して示す回路図である。本図において（３） メモリセルＭＣを挾んでいる。なお、これらワード＠Ｗ
、、Ｗ−、メモリセルＭＣはさらに多数存在する。メモ
リセルＭ、Ｃは又、それぞれ一対のビット線Ｂ、Ｔ、、
ＨＬで挾まれ、１のビット線対と１つワード線対を選択
して所望の１のメモリセｌしをアクセスすることができ
る。メモリセルは各々１１１又はθ′のデータを読み込
んでおり、これを保持するための電流、すなわち保持′
ｌ！ｉ流ＩＮを引き込むための足保持電流源ＳＩＨが設
けられている。従って、ワード線切替えが行なわれると
きには、選択ワード線Ｗ＋、Ｗ−の電荷をこの保持１！
流ＩＨの吸収という形で放電することになる。
このため、保持電流１１１が大きい程、ワード線のスイ
ッチングスピードは高速となる。ところが、半導体メモ
リの大容量化にとって、ならびに低消費電力化にとって
、保持を流ＩＨ汀小さければ小さい程好ましいことにな
り、前記スイッチングスピードの高速化には逆行する。
ッチングスピードは高速となる。ところが、半導体メモ
リの大容量化にとって、ならびに低消費電力化にとって
、保持を流ＩＨ汀小さければ小さい程好ましいことにな
り、前記スイッチングスピードの高速化には逆行する。
そこで、本出願人は既に放電回路１）Ｃを提案し、選択
ワード線に対しく４） てのみ選択的に放電電流ｆＤを吸収できるようにした。
ワード線に対しく４） てのみ選択的に放電電流ｆＤを吸収できるようにした。
ここに、ＳＩ、、ＳＩ、； は差動形式の定放庖邂流源
である。かくして、ワード線からの゛底筒の放或は（Ｉ
、＋ｆ、）でなされることになり迅速なスイッチングス
ピードが達成される。
である。かくして、ワード線からの゛底筒の放或は（Ｉ
、＋ｆ、）でなされることになり迅速なスイッチングス
ピードが達成される。
ところで一方、従来よｐビットクランプ回路なるものが
提案されている。図中のＢＣＬがそれである。このピク
トクランプ回路ＢＣＬは、その内部のトランジスタ対が
オンになると、半選択メモリセルＭｅ（図中の右側のメ
モリセルとする）における検出トランジスタ（図中の左
側の選択メモリセル内のＴ、、’Ｉ’２ に同じ）の
エミッタを高電位に持ち上げ、選択メモリセルへの書込
みに伴う誤書込みを防止するということが行なわれてい
る。
提案されている。図中のＢＣＬがそれである。このピク
トクランプ回路ＢＣＬは、その内部のトランジスタ対が
オンになると、半選択メモリセルＭｅ（図中の右側のメ
モリセルとする）における検出トランジスタ（図中の左
側の選択メモリセル内のＴ、、’Ｉ’２ に同じ）の
エミッタを高電位に持ち上げ、選択メモリセルへの書込
みに伴う誤書込みを防止するということが行なわれてい
る。
以上は全て公知の事項である。
次にメモリセルＭＣについてもう少し考察してみる。Ｎ
２図は第１図における半導体メモリセルＭＣの１つを取
り出して示す拡大図である。本図ニオイテＩＪ Ｌ 、
Ｂ ｈ 、 Ｗ＋ 、 Ｗ−、Ｔｌ ｌ”’２ ’Ｊ
Ｋ ツ”ては既に述べたとおりである。特に検出トラン
ジスタＴ、、’１１□はマルチエミッタトランジスタで
組まれている。又、Ｔ、およびＴ４はＰＮＰ形の負荷ト
ランジスタである。トランジスタをＯで包囲したのは、
それがオン状態にあることを示す。このメモリセルＭＣ
が非選択に向９とき、ワード線Ｗ、。
２図は第１図における半導体メモリセルＭＣの１つを取
り出して示す拡大図である。本図ニオイテＩＪ Ｌ 、
Ｂ ｈ 、 Ｗ＋ 、 Ｗ−、Ｔｌ ｌ”’２ ’Ｊ
Ｋ ツ”ては既に述べたとおりである。特に検出トラン
ジスタＴ、、’１１□はマルチエミッタトランジスタで
組まれている。又、Ｔ、およびＴ４はＰＮＰ形の負荷ト
ランジスタである。トランジスタをＯで包囲したのは、
それがオン状態にあることを示す。このメモリセルＭＣ
が非選択に向９とき、ワード線Ｗ、。
Ｗ−の電荷は電流（ＩＨ＋Ｉｏ）として吸収されること
になる。ここで、検出トランジスタ例えば１１．につい
てそのマルテエばツタのうち、ビット線１３Ｌにつなが
るエミッタ（ｉｌ−Ｅｓとし、ワードｄ４−につながる
エンツタをＥ、とすると、飽和形メモリセルを用いる半
導体メモリにおっては、エミッタＢＳの電位がエミッタ
ＥＨの゛区立よりも高くなると、該エミッタｌｕｓが逆
トランジスタのコレクタとして働くようになり、ビット
線ＢＬよりエンツタＥＨに電流が流れ込む。なお、エミ
ッタＥＳの電位がエミッタＥＨの電位よりも高くなるこ
とについては、既述のピクトクランプ回路ＢＣＬ（第１
図）から明らかである。このようにビットｌ５１３Ｌか
らエミッタＥ６に流れ込むｔ流は図中の点線矢印ｉとし
て示されるが、このようなＩｔ流五〇存匡によリ、ワー
ド線Ｗ−から流出すべき電流（ＩＨ＋ＩＤ）のうち一部
がビット線ＢＬに流れることになる。このことは、電流
ｉの存在によって、メモリセルＭＣ内の各ノードより引
き出すべき（選択→非選択時において）電荷の放電が阻
害されてしまうことを意味する。かくして、ワード線の
放電電流■。
になる。ここで、検出トランジスタ例えば１１．につい
てそのマルテエばツタのうち、ビット線１３Ｌにつなが
るエミッタ（ｉｌ−Ｅｓとし、ワードｄ４−につながる
エンツタをＥ、とすると、飽和形メモリセルを用いる半
導体メモリにおっては、エミッタＢＳの電位がエミッタ
ＥＨの゛区立よりも高くなると、該エミッタｌｕｓが逆
トランジスタのコレクタとして働くようになり、ビット
線ＢＬよりエンツタＥＨに電流が流れ込む。なお、エミ
ッタＥＳの電位がエミッタＥＨの電位よりも高くなるこ
とについては、既述のピクトクランプ回路ＢＣＬ（第１
図）から明らかである。このようにビットｌ５１３Ｌか
らエミッタＥ６に流れ込むｔ流は図中の点線矢印ｉとし
て示されるが、このようなＩｔ流五〇存匡によリ、ワー
ド線Ｗ−から流出すべき電流（ＩＨ＋ＩＤ）のうち一部
がビット線ＢＬに流れることになる。このことは、電流
ｉの存在によって、メモリセルＭＣ内の各ノードより引
き出すべき（選択→非選択時において）電荷の放電が阻
害されてしまうことを意味する。かくして、ワード線の
放電電流■。
の一部が非選択ビット線へ分流するという既述の現象を
呈することになる。ここで、ビット線８１゜に分流して
しまう割合についてみると、前述した逆トランジスタと
しての検出トランジスタＴ１のβ（を流増幅悪）、すな
わち逆βに関係する。そして逆βが大きい程、ビット線
ＢＬへの分流が犬となる。従って、逆βが大である程ス
イッチングスピードが低下する。なお、前記逆βは通常
のβと比例関係にある。このようにピッ）線ＨＬへの分
流が生ずるのは、エミッタｇｓの電位がエミッタ凡の電
位よりも高くなっているメモリセルＭｅにおいてである
。つまり、ビットクランプ回路ＢＣＬがアクティブにな
っている半選択メモリセルが全てこれに該当する。そう
すると、１つの選択ワー（７） ド線について選択された１つのメモリセルを除いて他の
全ての大多数のメモリセルが上記分６＋１呈することに
なりその値は非盾に大きくなる０従って前記逆βの特に
大きい製造ロットから生産された半導体メモリは、前記
分流の問題が顕著となり、製造規格上廃棄せざるを得な
くなる。それでは逆に、その逆βを極端に小さくする方
間で製造ロフトを流したらどうかという考え方も成り立
つ。この場合は、半選択メモリセルの放心は良好になり
スイッチングスピードは高速さｎよう。然し、逆βを小
にするということは反面、ワード線の負荷を過大にする
ことになり好ましくない。
呈することになる。ここで、ビット線８１゜に分流して
しまう割合についてみると、前述した逆トランジスタと
しての検出トランジスタＴ１のβ（を流増幅悪）、すな
わち逆βに関係する。そして逆βが大きい程、ビット線
ＢＬへの分流が犬となる。従って、逆βが大である程ス
イッチングスピードが低下する。なお、前記逆βは通常
のβと比例関係にある。このようにピッ）線ＨＬへの分
流が生ずるのは、エミッタｇｓの電位がエミッタ凡の電
位よりも高くなっているメモリセルＭｅにおいてである
。つまり、ビットクランプ回路ＢＣＬがアクティブにな
っている半選択メモリセルが全てこれに該当する。そう
すると、１つの選択ワー（７） ド線について選択された１つのメモリセルを除いて他の
全ての大多数のメモリセルが上記分６＋１呈することに
なりその値は非盾に大きくなる０従って前記逆βの特に
大きい製造ロットから生産された半導体メモリは、前記
分流の問題が顕著となり、製造規格上廃棄せざるを得な
くなる。それでは逆に、その逆βを極端に小さくする方
間で製造ロフトを流したらどうかという考え方も成り立
つ。この場合は、半選択メモリセルの放心は良好になり
スイッチングスピードは高速さｎよう。然し、逆βを小
にするということは反面、ワード線の負荷を過大にする
ことになり好ましくない。
かくの如く、逆βは太きくても小さくても不都合である
０といっても、全ての製面ロヅトについて予定した最適
の逆βを保証することは、ｄａ上のバラツキからして不
＋ｉＪ能である。そこで、前記分流の大小が逆βの大小
に依存することに着目し、逆βがどのように変動しても
これを事実上不変にすることのできる手ＪＲを尋人する
ことを゛考える。
０といっても、全ての製面ロヅトについて予定した最適
の逆βを保証することは、ｄａ上のバラツキからして不
＋ｉＪ能である。そこで、前記分流の大小が逆βの大小
に依存することに着目し、逆βがどのように変動しても
これを事実上不変にすることのできる手ＪＲを尋人する
ことを゛考える。
具体的には、製造ロフト毎の逆βに応じて、前記（８）
定放成電流源ＳＩＤの放電電流■。の直を変化させる。
つまり逆βが大きい製造ロフトについてはその放″ａ！
鑞流１ｏの値が大になるようにし、半導体メモリセル内
の各ノードからの電荷の吸収を迅速にする。
鑞流１ｏの値が大になるようにし、半導体メモリセル内
の各ノードからの電荷の吸収を迅速にする。
第３図は本発明に基づく半導体メモリの一実施例を示す
回路図である。ただし、必要な部分のみを抽出して描い
である。本図中の構成９素のうち、第１図と同一の参照
記号が付されたものは相互に同一である。そうすると、
図中のバイアス回路ＢＳが特に注目すべき部分である。
回路図である。ただし、必要な部分のみを抽出して描い
である。本図中の構成９素のうち、第１図と同一の参照
記号が付されたものは相互に同一である。そうすると、
図中のバイアス回路ＢＳが特に注目すべき部分である。
ただし、このバイアス回路Ｈ８１ｊ）ランジスタＴ４４
＋ ’１′４４と共に第１図の定放砿螺流源ＳＩＤお
よびＳＩＱの一部を構成する。本図に２いてバイアス回
路圧ｖＢはトランジスタＴ４．のベース・エミッタ電圧
ｖ８ＥＩに対し次の（１）式で定まるＯ Ｒ２＋ １（，３Ｒ２ Ｖａ＝ 丁も３ ’ＶａＥｉ＝＋Ｈ＋１．）
ＶａＥ＋ （１）ただし、几２．Ｒ３は図示中
のＯおよびＯで示す抵抗の抵抗値である。又、放’ａｔ
流Ｉ、は、次の（２）式で定まる。
＋ ’１′４４と共に第１図の定放砿螺流源ＳＩＤお
よびＳＩＱの一部を構成する。本図に２いてバイアス回
路圧ｖＢはトランジスタＴ４．のベース・エミッタ電圧
ｖ８ＥＩに対し次の（１）式で定まるＯ Ｒ２＋ １（，３Ｒ２ Ｖａ＝ 丁も３ ’ＶａＥｉ＝＋Ｈ＋１．）
ＶａＥ＋ （１）ただし、几２．Ｒ３は図示中
のＯおよびＯで示す抵抗の抵抗値である。又、放’ａｔ
流Ｉ、は、次の（２）式で定まる。
タタし、ＶＢＥ４はトランジスタＴ４４のベース・エミ
・ツタ電圧、ｌＬ４は抵抗■の抵抗値である。力お、放
電電流■Ｄを流すトランジスタＩｌｌ ｏは選択ワード
線についてのみオンとなるトランジスタであり、コンデ
ンサＣおよび抵抗１ｔと共に時定数をもったスイ＝ｉ
ｆを形成し、なるべく長い間、Ｔ比流ＩＤ全吸収できる
ようにする働きをする。ただし、これらＴＤ、 Ｃ、Ｒ
等は本発明の本漬ではない。
・ツタ電圧、ｌＬ４は抵抗■の抵抗値である。力お、放
電電流■Ｄを流すトランジスタＩｌｌ ｏは選択ワード
線についてのみオンとなるトランジスタであり、コンデ
ンサＣおよび抵抗１ｔと共に時定数をもったスイ＝ｉ
ｆを形成し、なるべく長い間、Ｔ比流ＩＤ全吸収できる
ようにする働きをする。ただし、これらＴＤ、 Ｃ、Ｒ
等は本発明の本漬ではない。
ココア、上Ｒｅ（１）オヨヒ（２）式ノＶＢＥＩ トＶ
８Ｅ４ カ共に鳩、に等しい（ＩＣテップではそうなる
ことが多い）とすると、次の（３）式が成立する。
８Ｅ４ カ共に鳩、に等しい（ＩＣテップではそうなる
ことが多い）とすると、次の（３）式が成立する。
（３）式からすると、前記逆βの大小に応じて放電１流
ＩＤを大小変化させるためには、ＶＩＩＥが一定である
ことから、抵抗０，０．■の抵抗１ｌＩＩＲ２、Ｈ，３
。
ＩＤを大小変化させるためには、ＶＩＩＥが一定である
ことから、抵抗０，０．■の抵抗１ｌＩＩＲ２、Ｈ，３
。
几４のいずれか１つあるいはそれ以上を可変にすればよ
いことになる。このような可変のための操作が、逆βに
ろじて自動的になされれば極めて好都合である。このた
めに本発明ではピンチ抵抗に着目する。ピンチ抵抗はエ
ミッタ直下のベース層を利用した抵抗であって、その抵
抗値１ｔＰはそのベース層の幅に依存する。第３図にお
いて、ピンチ抵抗Ｏがこれに該当し、トランジスタＴ４
２のエミッタ拡散抵抗Ｏの部分に形成さｎる。その形成
の仕方はＯと独立でも良いし、＠と並夕１ｊでも良い（
図では後者の例を示す）。
いことになる。このような可変のための操作が、逆βに
ろじて自動的になされれば極めて好都合である。このた
めに本発明ではピンチ抵抗に着目する。ピンチ抵抗はエ
ミッタ直下のベース層を利用した抵抗であって、その抵
抗値１ｔＰはそのベース層の幅に依存する。第３図にお
いて、ピンチ抵抗Ｏがこれに該当し、トランジスタＴ４
２のエミッタ拡散抵抗Ｏの部分に形成さｎる。その形成
の仕方はＯと独立でも良いし、＠と並夕１ｊでも良い（
図では後者の例を示す）。
ここでピンチ抵抗０の固有の特性について考察すると、
ある関係が見出される。第４図（Ａ）および（Ｂ）はピ
ンチ抵抗の固Ｍの特注を図解的に示すグラフであり、（
５）は前記のベース幅ｄと逆βの関係を示し、但）はベ
ース幅ｄと抵抗値几Ｐの関係を示す○グラフ（Ａ）、（
１勺を見比べると、製造ロットによってベース幅ｄがど
のように変動しても、逆βと抵抗値几Ｐは大体同一歩調
で両者比例的に変化することが分る。この性質を応用し
てみると、上記（３）式（１１） ％式％（４） に置き換えることができる。１ｔ３．几４．ｖＢＥは定
数項であるからこれをｌ（とじ、抵抗１直１（，２は抵
抗値几Ｐによって左右きれるから、結局に記（４）式が
満足されることになる。つまり、逆βが犬で既述の分流
が大のときは、ピンチ抵抗の値Ｉｔ Ｊ！も増大し、該
（４）式に則って、放ａｔ流が自動的に増大するのであ
る。これによって目的の動作が達成される。
ある関係が見出される。第４図（Ａ）および（Ｂ）はピ
ンチ抵抗の固Ｍの特注を図解的に示すグラフであり、（
５）は前記のベース幅ｄと逆βの関係を示し、但）はベ
ース幅ｄと抵抗値几Ｐの関係を示す○グラフ（Ａ）、（
１勺を見比べると、製造ロットによってベース幅ｄがど
のように変動しても、逆βと抵抗値几Ｐは大体同一歩調
で両者比例的に変化することが分る。この性質を応用し
てみると、上記（３）式（１１） ％式％（４） に置き換えることができる。１ｔ３．几４．ｖＢＥは定
数項であるからこれをｌ（とじ、抵抗１直１（，２は抵
抗値几Ｐによって左右きれるから、結局に記（４）式が
満足されることになる。つまり、逆βが犬で既述の分流
が大のときは、ピンチ抵抗の値Ｉｔ Ｊ！も増大し、該
（４）式に則って、放ａｔ流が自動的に増大するのであ
る。これによって目的の動作が達成される。
以上説明したように本発明によ７Ｌば、製造口、ソトの
バラツキ（逆βのバラツキ）に拘らず常にスイッチング
スピードｆｔ高速に維持することのできる半導体メモリ
が実現される。
バラツキ（逆βのバラツキ）に拘らず常にスイッチング
スピードｆｔ高速に維持することのできる半導体メモリ
が実現される。
第１図は本発明が適用される半導体メモリの一部を取り
出して示す回路図、第２図は鼾１図における半導体メモ
リセルＭＣの１つを取り出して示す拡大図、Ｎ ３ ｔ
ｆｆｌ ＆ま本発明に基づくや４体メモリの一実施例を
示す回路図、 第４図（〜金よび（Ｉ３）はピンチ抵抗の固有の特注を
（１２） 図解的に示すグラフである。 Ｗ＋、 Ｗ−・・・・・・ワー ド線、Ｂ Ｌ 、 Ｌ
（Ｌ・＝−・ビット線、ＭＣ・・・・・・メモリセル、
ｑ＋、 、 Ｔ２・・・・・・検出トランジスタ、Ｓ１
８．ｓＩ計・・・・・定数電電流源、ＢＳ・・・・・・
バイアス回路、頓・・・・・・ピンチ抵抗、Ｉｏ・・・
・・・族１４．電流、■Ｈ・・・・・・保持電流、ＶＢ
・・・・・・バイアス電圧。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １）卒 男 弁理士 山 口 昭 之 第２図 第４図 （△） （Ｂ）ｄ−ＩＩ−ｄ
→
出して示す回路図、第２図は鼾１図における半導体メモ
リセルＭＣの１つを取り出して示す拡大図、Ｎ ３ ｔ
ｆｆｌ ＆ま本発明に基づくや４体メモリの一実施例を
示す回路図、 第４図（〜金よび（Ｉ３）はピンチ抵抗の固有の特注を
（１２） 図解的に示すグラフである。 Ｗ＋、 Ｗ−・・・・・・ワー ド線、Ｂ Ｌ 、 Ｌ
（Ｌ・＝−・ビット線、ＭＣ・・・・・・メモリセル、
ｑ＋、 、 Ｔ２・・・・・・検出トランジスタ、Ｓ１
８．ｓＩ計・・・・・定数電電流源、ＢＳ・・・・・・
バイアス回路、頓・・・・・・ピンチ抵抗、Ｉｏ・・・
・・・族１４．電流、■Ｈ・・・・・・保持電流、ＶＢ
・・・・・・バイアス電圧。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １）卒 男 弁理士 山 口 昭 之 第２図 第４図 （△） （Ｂ）ｄ−ＩＩ−ｄ
→
Claims (1)
- １、複数のワード線と、り数のビット線と、これらワー
ド線およびビット線の各交点毎に配設されるメモリセル
と、該メモリセルより放電電流を吸収するための定数電
電流源とを備え、該定数電電流源は所定の抵抗を通じて
所定の放電′心流を生成するだめのバイアス電圧を発生
するバイアス回路とを有してなる半導体メモリにおいて
、前記バイアス回路を構成する一部のトランジスタのエ
ミッタ部分にピンチ抵抗を形成し、該ピンチ抵抗の抵抗
値の大小に応じて前記放電電流の大小が定まるようにし
たことを特徴とする半導体メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155100A JPS5857691A (ja) | 1981-09-30 | 1981-09-30 | 半導体メモリ |
| DE8282305106T DE3268848D1 (en) | 1981-09-29 | 1982-09-28 | Multi-emitter transistor memory device with word-line discharge current source |
| US06/425,649 US4488268A (en) | 1981-09-29 | 1982-09-28 | Semiconductor memory |
| EP82305106A EP0077144B1 (en) | 1981-09-29 | 1982-09-28 | Multi-emitter transistor memory device with word-line discharge current source |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155100A JPS5857691A (ja) | 1981-09-30 | 1981-09-30 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5857691A true JPS5857691A (ja) | 1983-04-05 |
| JPS6142348B2 JPS6142348B2 (ja) | 1986-09-20 |
Family
ID=15598621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56155100A Granted JPS5857691A (ja) | 1981-09-29 | 1981-09-30 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5857691A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102871236B1 (ko) * | 2024-01-05 | 2025-10-14 | 이재홍 | 진공 배관용 클램프 |
| KR102871235B1 (ko) * | 2024-01-16 | 2025-10-14 | 이재홍 | 진공 배관용 클램프 |
-
1981
- 1981-09-30 JP JP56155100A patent/JPS5857691A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6142348B2 (ja) | 1986-09-20 |
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