JPS5875196A - 表示装置の駆動回路 - Google Patents
表示装置の駆動回路Info
- Publication number
- JPS5875196A JPS5875196A JP56173260A JP17326081A JPS5875196A JP S5875196 A JPS5875196 A JP S5875196A JP 56173260 A JP56173260 A JP 56173260A JP 17326081 A JP17326081 A JP 17326081A JP S5875196 A JPS5875196 A JP S5875196A
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- pulse
- clock
- scanning
- inverted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Liquid Crystal (AREA)
- Shift Register Type Memory (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
この発明は、シフトレジスタを用い九走査ノ母ルス発生
回路に関する。
回路に関する。
（２） 従来技術
液晶その他の表示素子をマトリクス配列した表示装置で
は、アドレスラインおよびデータラインを順次走査する
ための走査ノ９ルスを発生する駆動回路が必要である。
は、アドレスラインおよびデータラインを順次走査する
ための走査ノ９ルスを発生する駆動回路が必要である。
このような駆動回路に用いられる走査ノ豐ルス発生回路
として、第１図に示す如く複数段のシフトレジスタＳ１
。
として、第１図に示す如く複数段のシフトレジスタＳ１
。
Ｓｌ・・・８ｎを縦続接続したシフトレジスタ列１の初
段８１のデータ入力端子にデータ／ｌシスＤｉｎを入力
し、クロック／ダルスＣＰによりこのデータノ臂ルスＤ
ｌｎｌｉシフトレゾスタ列ｔ８ｓ→Ｓ、・・・→ａｎと
転送させることによシ、各段８１ 、８Ｂ、・・・Ｂ
ｎの出力Ｑ１ ＊ Ｑ鵞 ｅ＝・Ｑｎから第２図に示
すようにクロ、り／ダルスＣＰに同期した走査・皆ルス
２１，１１２．・・・２ｎｔ″発生させる回路が知られ
ている。
段８１のデータ入力端子にデータ／ｌシスＤｉｎを入力
し、クロック／ダルスＣＰによりこのデータノ臂ルスＤ
ｌｎｌｉシフトレゾスタ列ｔ８ｓ→Ｓ、・・・→ａｎと
転送させることによシ、各段８１ 、８Ｂ、・・・Ｂ
ｎの出力Ｑ１ ＊ Ｑ鵞 ｅ＝・Ｑｎから第２図に示
すようにクロ、り／ダルスＣＰに同期した走査・皆ルス
２１，１１２．・・・２ｎｔ″発生させる回路が知られ
ている。
（３） 従来技術の間趙点
第１図において、データ／＃ルスＤｉｍはクロ。
クツ母ルスＣＰ の１周期の間のみ１１”となる信号
であシ、他の期間はシフトレジスタ列ｌが転送動作を行
なっている間食て＠Ｏｍとなっている。一般にシフトレ
ジスタのようなロジ、り回路では、データ入力の有無に
関係なくクロ、クツ母ルスが入力されると消費電力が大
幅に増加する。従りて、第１図の走査Δルス発生回路で
は勤の値が大きくなると、シフトレジスタ列１の各段８
１ｅＳｌｐ・・・Ｓｎにデータフ４ルスが与えられて出
力Ｑｓ −Ｑｚ −”Ｑ％の各々が１ｍになってい
る期間が１転送周期に対して極めて僅かであるにもかか
わらず、回路全体としての消費電力はかなシ大きくなる
。
であシ、他の期間はシフトレジスタ列ｌが転送動作を行
なっている間食て＠Ｏｍとなっている。一般にシフトレ
ジスタのようなロジ、り回路では、データ入力の有無に
関係なくクロ、クツ母ルスが入力されると消費電力が大
幅に増加する。従りて、第１図の走査Δルス発生回路で
は勤の値が大きくなると、シフトレジスタ列１の各段８
１ｅＳｌｐ・・・Ｓｎにデータフ４ルスが与えられて出
力Ｑｓ −Ｑｚ −”Ｑ％の各々が１ｍになってい
る期間が１転送周期に対して極めて僅かであるにもかか
わらず、回路全体としての消費電力はかなシ大きくなる
。
この点を解決するため、第３図に示すようにシフトレジ
スタ列を複数のプロ、り３１，３２に分割し、これら各
ブロック３１．３２に各々が転送動作するに必要な期間
だけクロックツ譬ルスＣＰ１ｅ ＣＰＩを個別に導入す
る方法が考えられる。このようＫすれば、消費電力をシ
フトレジスタ列の分割ブロック数分の１に低減できる。
スタ列を複数のプロ、り３１，３２に分割し、これら各
ブロック３１．３２に各々が転送動作するに必要な期間
だけクロックツ譬ルスＣＰ１ｅ ＣＰＩを個別に導入す
る方法が考えられる。このようＫすれば、消費電力をシ
フトレジスタ列の分割ブロック数分の１に低減できる。
しかしながら、この場合データ／マルスＤｉｎのほかに
分割ゾロ、り数と同数種のクロ、り・マルスを外部から
導入する必要があるため、集積回路化した場合引出しピ
ン数が増大し、コスト面および信頼性の点で不利となる
。
分割ゾロ、り数と同数種のクロ、り・マルスを外部から
導入する必要があるため、集積回路化した場合引出しピ
ン数が増大し、コスト面および信頼性の点で不利となる
。
（４） 発明の目的
この発明の目的は、低消費電力であって、しかも外部と
の接続端子数が最小限で済み、低コストで信頼性の高い
走査／マルス発生回路を提供することである。
の接続端子数が最小限で済み、低コストで信頼性の高い
走査／マルス発生回路を提供することである。
（５） 発明の要約
この発明に係る走査・マルス発生回路は、複数段のシフ
トレジスタを縦続接続し、かつ複数のプロ、りに分割し
てなるシフトレジスタ列ト、仁のシフトレジスタ列内を
クロ、クツマルスによシ１個のデータ・マルスを転送さ
せて前記シフトレジスタの各段の出力からクロックツ９
ルスに同期した走査ノ臂ルスを順次発生せしめる制御回
路とを備え、前記制御回路はクロックツ譬ルスおよびこ
のクロックツ臂ルスによシ前記シフトレゾス！列の１ｆ
口、りが転送動作を終了するに要する時間毎にレベル反
転する制御信号を導入し、この制御信号のレベル反転毎
に前記シフトレジスタ列の各プロ、りにクロ、り／マル
スを分配するように構成されていることを特徴としてい
る。
トレジスタを縦続接続し、かつ複数のプロ、りに分割し
てなるシフトレジスタ列ト、仁のシフトレジスタ列内を
クロ、クツマルスによシ１個のデータ・マルスを転送さ
せて前記シフトレジスタの各段の出力からクロックツ９
ルスに同期した走査ノ臂ルスを順次発生せしめる制御回
路とを備え、前記制御回路はクロックツ譬ルスおよびこ
のクロックツ臂ルスによシ前記シフトレゾス！列の１ｆ
口、りが転送動作を終了するに要する時間毎にレベル反
転する制御信号を導入し、この制御信号のレベル反転毎
に前記シフトレジスタ列の各プロ、りにクロ、り／マル
スを分配するように構成されていることを特徴としてい
る。
（６）発明の効果
この発明によれば、シフトレジスタ列が複数のプロ、り
に分割され、かつその各プロ、りは各々の出力に走査ノ
９ルスを発生する期間のみクロック／ｌシスが与えられ
るため、消費電力を効果的に低減できる。
に分割され、かつその各プロ、りは各々の出力に走査ノ
９ルスを発生する期間のみクロック／ｌシスが与えられ
るため、消費電力を効果的に低減できる。
しかも、各プロ、りへのクロ、クツマルスの分配を制御
信号を用いて内部で行なうので、この走査ノ４ルス発生
回路と外部との接続端子は基本的に１個のクロ、クパル
ス入力端子と１個の制御信号入力端子のみでよく、また
シフトレジスタ列の分割ブロック数が増えてもその端子
数は増えない、この外部との接続端子数が少なくて済む
こと拡、集積回路化に際し集積回路の外部引出しビン数
の減少によるチア１面積が減少することであシ１コスト
ダウンに大きく寄与することができる。また、外部配線
の減少によって、信頼性の向上も図られることになる。
信号を用いて内部で行なうので、この走査ノ４ルス発生
回路と外部との接続端子は基本的に１個のクロ、クパル
ス入力端子と１個の制御信号入力端子のみでよく、また
シフトレジスタ列の分割ブロック数が増えてもその端子
数は増えない、この外部との接続端子数が少なくて済む
こと拡、集積回路化に際し集積回路の外部引出しビン数
の減少によるチア１面積が減少することであシ１コスト
ダウンに大きく寄与することができる。また、外部配線
の減少によって、信頼性の向上も図られることになる。
（７） 発明の実施例
第４図にこの発明の一実施例に係る走査Ａルス発生回路
の構成を示し、第５図に各部の波形図を示す０図におい
て、ｎ段のシフトレジスタ８１ ｅ８ｍ ｓ””８１
は２つのプロ、り４１゜４２に分割されておシ、各プロ
、り４１．４２は制御回、路４３からクロックツぐルス
ＣＰｔ ｅｃＰ２およびデータノ奢ルスＤ１ｔＤ鵞を個
別に与えられる。
の構成を示し、第５図に各部の波形図を示す０図におい
て、ｎ段のシフトレジスタ８１ ｅ８ｍ ｓ””８１
は２つのプロ、り４１゜４２に分割されておシ、各プロ
、り４１．４２は制御回、路４３からクロックツぐルス
ＣＰｔ ｅｃＰ２およびデータノ奢ルスＤ１ｔＤ鵞を個
別に与えられる。
制御回路４３は外部からクロ、クツマルスＣＰおよびプ
ロ、り４７，４３の各転送動作が終了する毎にレベル反
転する制御信号ｑＳ１つまシフトレジスタ列の各段の出
力に得るべき走査ノ譬ルスの周期Ｔと同一周期で、かつ
デユーティが１／２の矩形波を導入し、制御信号ＣＢが
レベル反転する毎に、プロ、り４１，４２ヘクロ、クツ
マルスおよ１デ一タノ譬ルスヲ分配スル。
ロ、り４７，４３の各転送動作が終了する毎にレベル反
転する制御信号ｑＳ１つまシフトレジスタ列の各段の出
力に得るべき走査ノ譬ルスの周期Ｔと同一周期で、かつ
デユーティが１／２の矩形波を導入し、制御信号ＣＢが
レベル反転する毎に、プロ、り４１，４２ヘクロ、クツ
マルスおよ１デ一タノ譬ルスヲ分配スル。
すなわち、制御回路４３はクロ、り・譬ルスＣＰヲ一方
の入力とし、制御信号Ｃ８およびこれをインバータ４４
で反転した信号を他方の入力とする椰ダート４５．４６
と、ｃｐ 、 ｃｓを入力とするシフトレジスタ（Ｊｌ
’Ｄ−ｙリップフロッグ）４１と、Ｃ８を一方の入力と
し、シフトレジスタ４１の反転出力ζを他方の入力とす
るＡＮＤｒ−ト４ｓおｘびＮ０ＲＩ’ −ト１．Ｉ／４
９を有する。そして、Ｃ８ｏ＠Ｏ”→６１” の立上り
時および“１”→“０”の立下シ時に１ブロツク４１゜
４２の初段シフトレジスタ８１ 、Ｓ ２＋１へ″１
”レベルのデータノ母ルスＤ、、Ｄ、をツレぞれ供給す
る。
の入力とし、制御信号Ｃ８およびこれをインバータ４４
で反転した信号を他方の入力とする椰ダート４５．４６
と、ｃｐ 、 ｃｓを入力とするシフトレジスタ（Ｊｌ
’Ｄ−ｙリップフロッグ）４１と、Ｃ８を一方の入力と
し、シフトレジスタ４１の反転出力ζを他方の入力とす
るＡＮＤｒ−ト４ｓおｘびＮ０ＲＩ’ −ト１．Ｉ／４
９を有する。そして、Ｃ８ｏ＠Ｏ”→６１” の立上り
時および“１”→“０”の立下シ時に１ブロツク４１゜
４２の初段シフトレジスタ８１ 、Ｓ ２＋１へ″１
”レベルのデータノ母ルスＤ、、Ｄ、をツレぞれ供給す
る。
また、ＣＢ＝”１．ＣＢ＝“０”の期間に、プロ、り４
１ｅ４２の各シフトレジスタへクロックツ母ルスＣＰｔ
＊ ＣＦｘ ’ｅそれぞれ供給する。この結果、シ
フトレジスタ列の各段８１〜Ｂｎの出力Ｑｓ〜Ｑｎに、
クロ、り・譬ルスＣＰ（Ｃｐｔ ＊ｃｐ、 ）
に同期した走査・母ルスが順次得られる。
１ｅ４２の各シフトレジスタへクロックツ母ルスＣＰｔ
＊ ＣＦｘ ’ｅそれぞれ供給する。この結果、シ
フトレジスタ列の各段８１〜Ｂｎの出力Ｑｓ〜Ｑｎに、
クロ、り・譬ルスＣＰ（Ｃｐｔ ＊ｃｐ、 ）
に同期した走査・母ルスが順次得られる。
この構成によれば、シフトレジスタ列のうら、クロック
ツ臂ルスが与えられて能動状態にあるシフトレジスタは
常に全シフトレジスタの１／２であるから、消費電力も
ほぼ１／２となる。この場合、制御回路４３の消費電力
も考慮する必要があるが、これはシフトレジスタ列の１
ブロツク当シの段数が数十以上あればシフトレジスタ列
での消費電力に対し無視できる。
ツ臂ルスが与えられて能動状態にあるシフトレジスタは
常に全シフトレジスタの１／２であるから、消費電力も
ほぼ１／２となる。この場合、制御回路４３の消費電力
も考慮する必要があるが、これはシフトレジスタ列の１
ブロツク当シの段数が数十以上あればシフトレジスタ列
での消費電力に対し無視できる。
また、外部との接続端子はクロックル４ルスＣＰと制御
信号Ｃ８入力のための２個のみでよいから、制御回路４
３が付加されることを考慮しても集積回路化した場合の
チップ面積の増加は極めて僅かで済み、コスト面、設計
面で有利である。
信号Ｃ８入力のための２個のみでよいから、制御回路４
３が付加されることを考慮しても集積回路化した場合の
チップ面積の増加は極めて僅かで済み、コスト面、設計
面で有利である。
第６図はこの発明の他の実施例を示したもので、シフト
レジスタ列ｔ４つのブロック６１゜６２．６３．６４に
分割し次側である。また、第６図の各部の波形図を第７
図に示す。制御回路６６はクロックツ母ルスＣＰと、周
期Ｔ／２ （Ｔは走査パルスの周期）でデユーティ１／
２の矩形波からなる制御信号Ｃ８を導入し、インバータ
６６とフリラグフロッグ６８およびＡＮＤデート６９〜
７２によって各プロ、り６１〜６４へのクロ、り／々ル
スＣＰｔ〜ＣＰ４を作成し、またインバータ６６とシフ
トレジスタ６２、ＡＮＤダート７３．７５およびＮ０Ｒ
−ｆ−） ７４ 、７６ニヨり各プロ、り６１〜６４へ
のデータ／譬ルスＤ１〜Ｄ４を作成する。
レジスタ列ｔ４つのブロック６１゜６２．６３．６４に
分割し次側である。また、第６図の各部の波形図を第７
図に示す。制御回路６６はクロックツ母ルスＣＰと、周
期Ｔ／２ （Ｔは走査パルスの周期）でデユーティ１／
２の矩形波からなる制御信号Ｃ８を導入し、インバータ
６６とフリラグフロッグ６８およびＡＮＤデート６９〜
７２によって各プロ、り６１〜６４へのクロ、り／々ル
スＣＰｔ〜ＣＰ４を作成し、またインバータ６６とシフ
トレジスタ６２、ＡＮＤダート７３．７５およびＮ０Ｒ
−ｆ−） ７４ 、７６ニヨり各プロ、り６１〜６４へ
のデータ／譬ルスＤ１〜Ｄ４を作成する。
この実施例によれば、シフトレジスタ列のうちクロック
ツ譬ルスが与えられて感動状態にあるのは、′常に全シ
フトレジスタ８１〜８ｎの１／４であるから、制御回路
６６の消費電力を無視すると、全消費電力はシフトレジ
スタ列をブロック分割しない場合の約１７４に低減され
る。また、シフトレジスタ列の分割ブロック数が４に増
えたにもかかわらず、外部との接続端子数は第３図の実
施例と同じく２個のみでよい。
ツ譬ルスが与えられて感動状態にあるのは、′常に全シ
フトレジスタ８１〜８ｎの１／４であるから、制御回路
６６の消費電力を無視すると、全消費電力はシフトレジ
スタ列をブロック分割しない場合の約１７４に低減され
る。また、シフトレジスタ列の分割ブロック数が４に増
えたにもかかわらず、外部との接続端子数は第３図の実
施例と同じく２個のみでよい。
（８）発明の変形例
実施例ではシフトレジスタ列の分割ブロック数が２と４
の場合について述べたが、３または５以上の場合にも同
様にこの発明を適用できることは勿論である。
の場合について述べたが、３または５以上の場合にも同
様にこの発明を適用できることは勿論である。
また、実施例ではシフトレジスタ列の各ｆａミックのデ
ータ・母ルスを制御回路によって個別に作成したが、前
段のｆ ｏ ｙりの最終段出力端子と次段のプロ、りの
初段データノ譬ルス入力”子とを直結し、シフトレジス
タ列の初１’ ｆ −タノ譬ルス入力端子にのみ走査
／ダル−、Ｊ １周期毎にデータノ臂ルスを与えるよう
−してもよい。
ータ・母ルスを制御回路によって個別に作成したが、前
段のｆ ｏ ｙりの最終段出力端子と次段のプロ、りの
初段データノ譬ルス入力”子とを直結し、シフトレジス
タ列の初１’ ｆ −タノ譬ルス入力端子にのみ走査
／ダル−、Ｊ １周期毎にデータノ臂ルスを与えるよう
−してもよい。
第１図は走査・母ルス発生回路の基本構成を示す図、第
２図はその動作を示す走査ノ臂ルスの波形図、第３図は
シフトレジスタ列を２つのブロックに分割した走査ノ４
ルス発生回路の基本構成図、第４図はこの発明の一実施
例に係る走査ノ譬ルス発生回路の構成図、第５図はその
動作を示す波形図、第６図はこの発明の他の実施例に係
る走査ノ臂ルス発生回路の構成図、第７図はその動作を
示す波形図である。 １・・・シフトレジスタ列、３１．３：ｊｌ、４ｒ。 ４２．６１．６ｊ１．６１．６４・・・シフトレジスタ
列のｆ ａ ｙり、４３．６５−・・制御回路、Ｓｌ
。 Ｓ８．・・・Ｓｎ・・・シフトレジスタ、ＣＰ ｐ Ｃ
ＰＲｅＣＰ雪 ｅｃＰＨ＊ｃＰａ・・・クロックツ譬ル
ス、Ｃ８・・・制御信号、Ｄｉ ｅ ＤＩ ｓ Ｉ
）ｓ ｅ Ｄ４ ・＝データノ臂ルス％ Ｑｔ ｅ
Ｑｚ ｅ・・・Ｑｔ５・・・走査ハルス出力。 出願人代理人 弁理士 鈴 江 武 ５１１１図 第３図 第６１！！Ｗ 第６１！！Ｗ ４
２図はその動作を示す走査ノ臂ルスの波形図、第３図は
シフトレジスタ列を２つのブロックに分割した走査ノ４
ルス発生回路の基本構成図、第４図はこの発明の一実施
例に係る走査ノ譬ルス発生回路の構成図、第５図はその
動作を示す波形図、第６図はこの発明の他の実施例に係
る走査ノ臂ルス発生回路の構成図、第７図はその動作を
示す波形図である。 １・・・シフトレジスタ列、３１．３：ｊｌ、４ｒ。 ４２．６１．６ｊ１．６１．６４・・・シフトレジスタ
列のｆ ａ ｙり、４３．６５−・・制御回路、Ｓｌ
。 Ｓ８．・・・Ｓｎ・・・シフトレジスタ、ＣＰ ｐ Ｃ
ＰＲｅＣＰ雪 ｅｃＰＨ＊ｃＰａ・・・クロックツ譬ル
ス、Ｃ８・・・制御信号、Ｄｉ ｅ ＤＩ ｓ Ｉ
）ｓ ｅ Ｄ４ ・＝データノ臂ルス％ Ｑｔ ｅ
Ｑｚ ｅ・・・Ｑｔ５・・・走査ハルス出力。 出願人代理人 弁理士 鈴 江 武 ５１１１図 第３図 第６１！！Ｗ 第６１！！Ｗ ４
Claims (1)
- 複数段のシフ上レジスタを縦続接続し、かつ複数のプロ
、りに分割してなるシフトレジスタ列と、とのシフトレ
ジスタ列内をクロ、クツ９ルスによ９１個のデータノク
ルスを転送させて前記シフトレジスタの各段の出力から
クロ、クツ譬ルスに同期した走査／譬ルスを順次発生せ
しめる制御回路とを備え、前記制御回路はクロ、クツ４
ルスおよびこのクロックツ昔ルスによシ前記シフトレジ
スタ列の１ブロツクが転送動作を終了するに喪する時間
毎にレベル反転する制御信号を導入し、この制御信号の
レベル反転毎に前記シフトレジスタ列の各ｆａミッタク
ロックＩ譬ルスを分配するように構成されている仁と管
特徴とする走査ノ４ルス発生回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56173260A JPS5875196A (ja) | 1981-10-29 | 1981-10-29 | 表示装置の駆動回路 |
| EP82108931A EP0078402B1 (en) | 1981-10-29 | 1982-09-27 | Drive circuit for display panel having display elements disposed in matrix form |
| CA000412226A CA1203927A (en) | 1981-10-29 | 1982-09-27 | Drive circuit for display panel having display elements disposed in matrix form |
| DE8282108931T DE3268313D1 (en) | 1981-10-29 | 1982-09-27 | Drive circuit for display panel having display elements disposed in matrix form |
| US06/428,302 US4499459A (en) | 1981-10-29 | 1982-09-29 | Drive circuit for display panel having display elements disposed in matrix form |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56173260A JPS5875196A (ja) | 1981-10-29 | 1981-10-29 | 表示装置の駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5875196A true JPS5875196A (ja) | 1983-05-06 |
| JPH0348693B2 JPH0348693B2 (ja) | 1991-07-25 |
Family
ID=15957145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56173260A Granted JPS5875196A (ja) | 1981-10-29 | 1981-10-29 | 表示装置の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5875196A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61174594A (ja) * | 1985-01-30 | 1986-08-06 | 沖電気工業株式会社 | データ表示駆動回路 |
-
1981
- 1981-10-29 JP JP56173260A patent/JPS5875196A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61174594A (ja) * | 1985-01-30 | 1986-08-06 | 沖電気工業株式会社 | データ表示駆動回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0348693B2 (ja) | 1991-07-25 |
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