JPS5879752A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5879752A JPS5879752A JP56177201A JP17720181A JPS5879752A JP S5879752 A JPS5879752 A JP S5879752A JP 56177201 A JP56177201 A JP 56177201A JP 17720181 A JP17720181 A JP 17720181A JP S5879752 A JPS5879752 A JP S5879752A
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- JP
- Japan
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- layer
- semiconductor device
- groove
- type
- conductive layer
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- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
- H10D84/658—Integrated injection logic integrated in combination with analog structures
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明に、半導体集積回路、特にＩ ” Ｌ （Ｉｎμ
ｅｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ）回
路と通常のバイポーラトランジスタ回路を同一基板上に
形成するようにした半導体装置に関するものである。
ｅｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ）回
路と通常のバイポーラトランジスタ回路を同一基板上に
形成するようにした半導体装置に関するものである。
Ｉ”Ｌは通常のバイポーラトランジスタのエミッタとコ
レクタを逆に使用した逆方向縦形ＮＰＮト２ンジスタと
このトランジスタのベースをコレクタとし、エミッタを
ベースとする横形ＰＮＰ）ランジスタとの複合構造をも
った論理素子である。
レクタを逆に使用した逆方向縦形ＮＰＮト２ンジスタと
このトランジスタのベースをコレクタとし、エミッタを
ベースとする横形ＰＮＰ）ランジスタとの複合構造をも
った論理素子である。
よって、Ｉ”Ｌの動作マージンを確保するためには、連
方向縦形ＮＰＮ ）う／ジスタの電流利得を高くするこ
とが望ましい。゛また。高速動作をさせるためには、蓄
積キャリアを減らすことが必要である。このため、エミ
ッタ（通常のバイポーラトランジスタではコレクタに相
当）の不純物濃度を高くシ、プロファイルを急峻にする
ことが望ましいが、このことは、同一チップ上の通常の
バイポーラトランジスタの耐圧を低下させる。よって。
方向縦形ＮＰＮ ）う／ジスタの電流利得を高くするこ
とが望ましい。゛また。高速動作をさせるためには、蓄
積キャリアを減らすことが必要である。このため、エミ
ッタ（通常のバイポーラトランジスタではコレクタに相
当）の不純物濃度を高くシ、プロファイルを急峻にする
ことが望ましいが、このことは、同一チップ上の通常の
バイポーラトランジスタの耐圧を低下させる。よって。
従来に、たとえば第１図に示すように、Ｉ”Ｌ部のＮ＋
埋込層としてリニア部のＮ０埋込層２Ｂに用いる不純物
（たとえばアンチモン）よシも拡散係数の大きい不純物
（たとえばリン］を併用する（２Ｃ＋３Ａ）ことにより
、通常のバイポーラトランジスタの耐圧を低下させずに
Ｉ”Ｌの動作マ・−ジンを確保させていた。しかし、拡
散係数の大きい不純物をＩ”Ｌのエミッタとして用いる
ため、不純物プロファイルを急峻化させることは困難で
ある。
埋込層としてリニア部のＮ０埋込層２Ｂに用いる不純物
（たとえばアンチモン）よシも拡散係数の大きい不純物
（たとえばリン］を併用する（２Ｃ＋３Ａ）ことにより
、通常のバイポーラトランジスタの耐圧を低下させずに
Ｉ”Ｌの動作マ・−ジンを確保させていた。しかし、拡
散係数の大きい不純物をＩ”Ｌのエミッタとして用いる
ため、不純物プロファイルを急峻化させることは困難で
ある。
また、従来はリニア部の素子の分離５Ａ、５Ｂとしてに
ＰＮ接合分離を用い、Ｉ” Ｌ素子の分離には高１１３
１のＮ０不純物層８Ｃ，８Ｅを用いていたため、微細化
が困難、リニア部の接合容量が太きい、Ｉ”Ｌ部のクロ
ストークが小さくすることが離しいなどの欠点があった
。
ＰＮ接合分離を用い、Ｉ” Ｌ素子の分離には高１１３
１のＮ０不純物層８Ｃ，８Ｅを用いていたため、微細化
が困難、リニア部の接合容量が太きい、Ｉ”Ｌ部のクロ
ストークが小さくすることが離しいなどの欠点があった
。
本発明の目的ハ、リニア／Ｉ” Ｌ共存テバイスの集積
密度向上およびリニアトランジスタのカットオフ周波数
向上、Ｉ”Ｌ素子の高速化を目的とする。
密度向上およびリニアトランジスタのカットオフ周波数
向上、Ｉ”Ｌ素子の高速化を目的とする。
以下、本発明を実施例を参照して詳細に説明する。第２
図は本発明による実施例の、リニア／ＩＩＬ共存集積回
路装置の断面構造図である。
図は本発明による実施例の、リニア／ＩＩＬ共存集積回
路装置の断面構造図である。
第３図（ａ）〜（ｄ）は、本発明による実施例の製造工
程を示した図である。（Ｊｉ）Ｐ８ｉ基板ＩＡにＮ０埋
込層２Ａ、２Ｂ、２ｃを設け、Ｎ形（２） Ｓ ｉ ｘ
ヒｐキシャル層４Ａを形成後、酸化とデボまたはどち
らか一方を用いて、珪素酸化膜１００Ａ、 １００Ｂ。
程を示した図である。（Ｊｉ）Ｐ８ｉ基板ＩＡにＮ０埋
込層２Ａ、２Ｂ、２ｃを設け、Ｎ形（２） Ｓ ｉ ｘ
ヒｐキシャル層４Ａを形成後、酸化とデボまたはどち
らか一方を用いて、珪素酸化膜１００Ａ、 １００Ｂ。
１００Ｃ，１００Ｄを形成し、これをマスクとして、８
ｉエフ＋ｙ／＄１２Ａ、１２Ｂ、１２Ｃを形成する。
ｉエフ＋ｙ／＄１２Ａ、１２Ｂ、１２Ｃを形成する。
（ｂ）酸化を行ない、ｌ化膜１０１Ａ。
１０１Ｂを杉成し、Ｉ”Ｌ部の酸化膜１００Ｃ。
１００Ｄｔ’除去し、Ｓｉエツチングを行ない、エピタ
キシャル鳩を薄くする。（Ｃ）Ｘ予分離のＰ形不純物Ｍ
５Ｃ，５Ｄを形成しない部分をレジスト１３Ａで扱い、
レジスト１３Ａと酸化膜１００Ａ。
キシャル鳩を薄くする。（Ｃ）Ｘ予分離のＰ形不純物Ｍ
５Ｃ，５Ｄを形成しない部分をレジスト１３Ａで扱い、
レジスト１３Ａと酸化膜１００Ａ。
１００Ｂをマスクとして、Ｐ形不純物をイオン打込する
。（ｄ）その後、レジス）ＩＳＡと酸化層１００Ａ。
。（ｄ）その後、レジス）ＩＳＡと酸化層１００Ａ。
１００Ｂ、ｌ０ＩＡ、ｌ０ＩＢを除去し、イオン打込し
たＰ形拡散層５Ｃ，５Ｄを引きのはし、同時に酸化膜１
０２Ａ、１０２Ｂ、１０２Ｃ，１０２Ｄ、１０２Ｅを形
成し、ベース拡散層を形成する領域と、ベース拡散層を
形成しない領域でも、Ｓｉ面とコンタクトをとる領域（
たとえば、リニアトランジスタのコレクタ）の上の酸化
膜をホトレジ工程を行ないエツチングする。（ｅ）酸化
をし酸化膜１０３Ａ。
たＰ形拡散層５Ｃ，５Ｄを引きのはし、同時に酸化膜１
０２Ａ、１０２Ｂ、１０２Ｃ，１０２Ｄ、１０２Ｅを形
成し、ベース拡散層を形成する領域と、ベース拡散層を
形成しない領域でも、Ｓｉ面とコンタクトをとる領域（
たとえば、リニアトランジスタのコレクタ）の上の酸化
膜をホトレジ工程を行ないエツチングする。（ｅ）酸化
をし酸化膜１０３Ａ。
１０３Ｂ、１０３Ｃ，１０３Ｄを形成し、ベース不純物
をイオン打込しない部分をレジス）１４Ａ。
をイオン打込しない部分をレジス）１４Ａ。
１４Ｂ、１４Ｃで後い、レジスト１４Ａ、１４Ｂ。
１４Ｃと酸化膜１０２Ａ、１０２Ｂ、１０２Ｃ。
１０２Ｄ、１０２Ｅ（＋−マスクとしてベース７Ａ。
７Ｃおよびインジェクタ７Ｂ形成のイオン打込を行なう
。（ｆ）レジスト１４Ａ、１４Ｂ、１４Ｃを除去し、必
要に応じ、パッシベーションとして珪素酸化層（ＰＥＧ
や８ｉ、Ｎ４など）や平坦化効果のある絶縁層（８０Ｇ
など）をデボまたは塗布し、絶縁Ｍ１０２Ａ、１０２Ｂ
、１０２Ｃ，１０２１）。
。（ｆ）レジスト１４Ａ、１４Ｂ、１４Ｃを除去し、必
要に応じ、パッシベーションとして珪素酸化層（ＰＥＧ
や８ｉ、Ｎ４など）や平坦化効果のある絶縁層（８０Ｇ
など）をデボまたは塗布し、絶縁Ｍ１０２Ａ、１０２Ｂ
、１０２Ｃ，１０２１）。
１０２Ｅ、１０３Ａ、１０３Ｂ、１０３Ｃ，１０３Ｄを
厚くし、絶縁層１０４Ａ、１０４Ｂ、１０４Ｃ。
厚くし、絶縁層１０４Ａ、１０４Ｂ、１０４Ｃ。
１０４Ｄを形成する。その後、ホトレジ工程とＮ形不純
物のイオン打込工程を通じ、Ｎ形不純物層８Ａ（エミッ
タ３．８Ｂ（コレクタコンタクト用）。
物のイオン打込工程を通じ、Ｎ形不純物層８Ａ（エミッ
タ３．８Ｂ（コレクタコンタクト用）。
８Ｃ（コレクタ）を形成する。Ｐ形不純物＃７Ａ。
７Ｂ、７０とコンタクトをとるための、ホトレジ工程と
、必敦に応じ、＊１２Ａ、１２Ｂ、１２Ｃの平坦化のた
めに、ＰＩＩ（ポリイミド・イソインドローキブゾリン
ジオン）桐脂等の平坦化効果のめる絶縁層１１Ａ、ＩＩ
Ｂ、ＩＩＣをデボし、パタンニングしＡｔ等の配線電極
９Ａ、９Ｂ。
、必敦に応じ、＊１２Ａ、１２Ｂ、１２Ｃの平坦化のた
めに、ＰＩＩ（ポリイミド・イソインドローキブゾリン
ジオン）桐脂等の平坦化効果のめる絶縁層１１Ａ、ＩＩ
Ｂ、ＩＩＣをデボし、パタンニングしＡｔ等の配線電極
９Ａ、９Ｂ。
９Ｃ，９Ｄ、９Ｂ、９Ｆを形成し、第２図に示した形状
とする。
とする。
第４図には、Ｉ”Ｌ部のエピタキシャル層４Ａを薄くす
るためのエツチング工程を素子分離用溝１２Ａ、１２Ｂ
、１２Ｃのエツチング工程の前に行なう場合の製造法の
一例を示す。（ａ）Ｐ８ｉ基板ＩＡにＮ９埋込層２Ａ、
２Ｂ、２Ｃを設け、Ｎ形Ｓ１エピタキシャル層４人を形
成後、Ｉ”Ｌ部のエピタキシャル層を薄くするために、
珪素酸化物層９９Ａをマス゛りとして、シリコンエツチ
ングを行なう。（ｂ）酸化または、デボまたは両方を用
い。
るためのエツチング工程を素子分離用溝１２Ａ、１２Ｂ
、１２Ｃのエツチング工程の前に行なう場合の製造法の
一例を示す。（ａ）Ｐ８ｉ基板ＩＡにＮ９埋込層２Ａ、
２Ｂ、２Ｃを設け、Ｎ形Ｓ１エピタキシャル層４人を形
成後、Ｉ”Ｌ部のエピタキシャル層を薄くするために、
珪素酸化物層９９Ａをマス゛りとして、シリコンエツチ
ングを行なう。（ｂ）酸化または、デボまたは両方を用
い。
厚い珪素酸化物層１０５Ａを形成する。（Ｃ）ホトレジ
工程を通じ、まず、珪素酸化物層９９Ｂ、９９Ｃ。
工程を通じ、まず、珪素酸化物層９９Ｂ、９９Ｃ。
１０５Ａ、１０５Ｂ、１０５Ｃをパターンニングし、レ
ジスト除去後、Ｓｉエツチング工程を通じ。
ジスト除去後、Ｓｉエツチング工程を通じ。
エツチング溝１２Ａ、１２Ｂ、１２Ｃを形成する。
（ｄ）熱酸化をし、珪素酸化物層１０６Ａ、１０６Ｂ。
１０６Ｃを形成後、レジストパターン１７Ａを形成し、
レジス）１０７Ａと、珪素酸化物層９９Ｂ。
レジス）１０７Ａと、珪素酸化物層９９Ｂ。
９９Ｃ，１０５Ａ、１０５Ｂ、１０５０，１０５Ｄをマ
スクとして、Ｐ形不純物をイオン打込する。
スクとして、Ｐ形不純物をイオン打込する。
その後は、第３図と第２図を用いて説明した前記工程と
同じ。なお、纂４図（ａ）の８１エツチングは。
同じ。なお、纂４図（ａ）の８１エツチングは。
選択的に、Ｉ”Ｌ部を酸化し、除去することによっても
同じ形状を得ることができる。
同じ形状を得ることができる。
第５図では、エピタキシャル層４人を形成する前にす４
７部の素子分離領域となる部分にＰ形埋込層１０８Ａ、
１０８Ｂを形成し、その後は、第３図を用いて説明した
方法によ如、第２図の構造を実現できることを示してい
る（第５図（ｂ）、 （Ｃ）は１８３図（ａ）、 （Ｃ
）に対応する）。なお、Ｐ形埋込層１０８Ａ、１０８Ｂ
の不純物濃度とエツチング溝１２Ａ、１２Ｂ、１２Ｃの
深さの選び方により工程（Ｃ）の素子分離用ボロｙ打込
工程は省略できる。
７部の素子分離領域となる部分にＰ形埋込層１０８Ａ、
１０８Ｂを形成し、その後は、第３図を用いて説明した
方法によ如、第２図の構造を実現できることを示してい
る（第５図（ｂ）、 （Ｃ）は１８３図（ａ）、 （Ｃ
）に対応する）。なお、Ｐ形埋込層１０８Ａ、１０８Ｂ
の不純物濃度とエツチング溝１２Ａ、１２Ｂ、１２Ｃの
深さの選び方により工程（Ｃ）の素子分離用ボロｙ打込
工程は省略できる。
第６図にＮ形埋込屑２Ｅ上のＰ形埋込層１１０Ｃと、エ
ピタキシャル層４Ｇ形成後に形成する分離用のＰ形不純
物層５Ｅをコレクタとし、Ｎ形エビタキシーヤル層４Ｇ
をペースとし、Ｐ形不純物層７Ｄをエミッタとする縦形
ＰＮＰトランジスタの例を示す。
ピタキシャル層４Ｇ形成後に形成する分離用のＰ形不純
物層５Ｅをコレクタとし、Ｎ形エビタキシーヤル層４Ｇ
をペースとし、Ｐ形不純物層７Ｄをエミッタとする縦形
ＰＮＰトランジスタの例を示す。
館７図にエピタキシャル層を薄くした領域に作つだ基板
ＰＮＰ）ランジスタの例を示しである。
ＰＮＰ）ランジスタの例を示しである。
この場合、Ｎ形エピタキシャル層４Ｋを薄くすることに
よシ、電流利得を高くできる。この素子ではエピタキシ
ャル層形成後のＰ形不純物拡散層５Ｈ，５１，５Ｊ部の
下にＰ形埋込層を併用する方式でも実現可能である。
よシ、電流利得を高くできる。この素子ではエピタキシ
ャル層形成後のＰ形不純物拡散層５Ｈ，５１，５Ｊ部の
下にＰ形埋込層を併用する方式でも実現可能である。
第８図は、ＮＰＮ）ランジスタのコレクタ抵抗を低くす
るために、ＮＰＮ）ランジスタのコレクタ部のＮ形エピ
タキシャル層４Ｎもｌ”Ｌ部と同じたけ薄くした例を示
す。
るために、ＮＰＮ）ランジスタのコレクタ部のＮ形エピ
タキシャル層４Ｎもｌ”Ｌ部と同じたけ薄くした例を示
す。
第９図は＆ＮＰＮ）ランジスタのコレクタ抵抗を低くす
るために、たとえば、第４図（ｄ）の分離拡散用Ｐ形不
純物のイオン打込行程後に６Ｎ”埋込層２Ｌに達するよ
うにＮ０不純物層１５Ａを形成する工程を増やした場合
を示す。
るために、たとえば、第４図（ｄ）の分離拡散用Ｐ形不
純物のイオン打込行程後に６Ｎ”埋込層２Ｌに達するよ
うにＮ０不純物層１５Ａを形成する工程を増やした場合
を示す。
本発明によれば、以下（ａ）から（ｄ）に述べるような
効果がある。すなわち、（！ＯＩ”Ｌ部のエピタキシャ
ル厚さだけ薄くするため、リニアトランジスタの耐圧を
低下をさせずにＩ”Ｌ素子の動作マージの確保と高速化
を行なえる。（ｂ）酸化膜分離法に比べひずみが生じに
〈〈、比較的容易に分離領域を形成できる。（Ｃ）完全
なＰＮ接合分離法に比べ１分離領域を小さくでき、容量
も小さくできる。（ｄ）ＰＮ接合分離を併用することに
よシ、エツチング溝を浅くし、さらに、溝部′ｆｔＰＩ
工等の段差低減効果のある絶縁層で平坦化することにょ
シ、Ａｔの段線防止ができる。
効果がある。すなわち、（！ＯＩ”Ｌ部のエピタキシャ
ル厚さだけ薄くするため、リニアトランジスタの耐圧を
低下をさせずにＩ”Ｌ素子の動作マージの確保と高速化
を行なえる。（ｂ）酸化膜分離法に比べひずみが生じに
〈〈、比較的容易に分離領域を形成できる。（Ｃ）完全
なＰＮ接合分離法に比べ１分離領域を小さくでき、容量
も小さくできる。（ｄ）ＰＮ接合分離を併用することに
よシ、エツチング溝を浅くし、さらに、溝部′ｆｔＰＩ
工等の段差低減効果のある絶縁層で平坦化することにょ
シ、Ａｔの段線防止ができる。
＃！１図は従来技術による９ ニア／Ｉ” Ｌ共存素子
の断面図、第２図は本発明の実施例をボす構造断面口、
第３図（ａ）〜（ｆ）は同実施例の製造工程の第１のガ
を説明する断面図、第４図（ａ）〜（ｄ）はその第２の
例を説明する断面図、１８５図はその第３．第４のガを
説明するための断面図、第６図〜第９図は館３図から第
５図に示した製造法にょシ実現できる他のデバイス構造
の断面図である。 ＩＡ・・・Ｐ形基板、２Ａ〜２Ｍ・・・Ｎ４″埋込層、
３Ａ・・・２Ａ〜２Ｃの不純物（たとえばアンチモン
）よシ拡散係数の大きいＮ＋埋込層（たとえばリン）。 ４Ａ〜４Ｓ・・・Ｎ形エピタキシャル層、５Ａ、５Ｂ・
・・Ｐ形不純物層、５Ｃ，５Ｄ、５Ｅ・・・イオン打込
法によυ形成されるＰ杉不純物層、５Ｆ〜５Ｊ・・・基
板ＩＡへの埋込とイオン打込みにより形成されるＰ形不
純物層、５に〜５Ｎ・・・Ｐ形不純物層、６Ａ・・・Ｐ
形不純物層、７八〜７Ｇ・・・Ｐ形不純物層。 ８Ａ〜８Ｈ・・・Ｎ形不純物層、９Ａ〜９Ｒ・・・電極
（Ａｔ、 ＰＯｔ、Ｙ ８ ｉなど）、ＩＯＡ〜ＬＯＷ
・・・珪素酸化物、１１Ａ〜ＩＩＫ・・・ＰＩＩ等の平
坦化効果のある絶一層、１２Ａ−１２Ｋ・・・８ｉエツ
チング溝、１３Ａ、１４Ａ・・・レジスト（Ｐ形不純物
イオン打込マスク）、１５Ａ・・・Ｎ形不純物層、９９
Ａ〜９９Ｃ・・・珪素酸化物、ｌ０ＩＡ−１０１Ｂ・・
・珪素酸化物（８ｉエツチングマスク）、１０２Ａ〜１
０２Ｅ・・・珪素酸化物（ベースイオン打込マスク）、
１０３Ａ〜１０３Ｄ・・・珪素酸化物、１０４Ａ〜１０
４Ｄ・・・珪素酸化物（１０２Ａ〜１０２Ｅと１０３Ａ
〜１０３Ｄの珪素酸化物をＰ２Ｏやｓ ｓ 、Ｎ 、や
８０Ｇ等のデボを通じ厚くシタパッシベーション層）、
１０５Ａ〜１０５Ｃ・・・珪素酸化物。 １０６Ａ〜１０６Ｃ・・・珪素酸化物、１０７Ａ・・・
レジスト（ボロンイオン打込マスク）、１０８Ａ。 １０８Ｂ・・・Ｐ９埋込層。 Ｖｌｌ 図 爾 Ｚ ｎ ￥、３図 （α （Ｃ） ￥Ｊ ５ 図 ｖＪ ６ 図 第 ７ 目 ｌｅｔ ＩＡ ４＾充
ざ 図 罵 ｑ 図 第１頁の続き ０発 明 者 中村徹− 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０発 明 者 村松彰 高崎市西横手町１１１番地株式会 社日立製作所高崎工場内
の断面図、第２図は本発明の実施例をボす構造断面口、
第３図（ａ）〜（ｆ）は同実施例の製造工程の第１のガ
を説明する断面図、第４図（ａ）〜（ｄ）はその第２の
例を説明する断面図、１８５図はその第３．第４のガを
説明するための断面図、第６図〜第９図は館３図から第
５図に示した製造法にょシ実現できる他のデバイス構造
の断面図である。 ＩＡ・・・Ｐ形基板、２Ａ〜２Ｍ・・・Ｎ４″埋込層、
３Ａ・・・２Ａ〜２Ｃの不純物（たとえばアンチモン
）よシ拡散係数の大きいＮ＋埋込層（たとえばリン）。 ４Ａ〜４Ｓ・・・Ｎ形エピタキシャル層、５Ａ、５Ｂ・
・・Ｐ形不純物層、５Ｃ，５Ｄ、５Ｅ・・・イオン打込
法によυ形成されるＰ杉不純物層、５Ｆ〜５Ｊ・・・基
板ＩＡへの埋込とイオン打込みにより形成されるＰ形不
純物層、５に〜５Ｎ・・・Ｐ形不純物層、６Ａ・・・Ｐ
形不純物層、７八〜７Ｇ・・・Ｐ形不純物層。 ８Ａ〜８Ｈ・・・Ｎ形不純物層、９Ａ〜９Ｒ・・・電極
（Ａｔ、 ＰＯｔ、Ｙ ８ ｉなど）、ＩＯＡ〜ＬＯＷ
・・・珪素酸化物、１１Ａ〜ＩＩＫ・・・ＰＩＩ等の平
坦化効果のある絶一層、１２Ａ−１２Ｋ・・・８ｉエツ
チング溝、１３Ａ、１４Ａ・・・レジスト（Ｐ形不純物
イオン打込マスク）、１５Ａ・・・Ｎ形不純物層、９９
Ａ〜９９Ｃ・・・珪素酸化物、ｌ０ＩＡ−１０１Ｂ・・
・珪素酸化物（８ｉエツチングマスク）、１０２Ａ〜１
０２Ｅ・・・珪素酸化物（ベースイオン打込マスク）、
１０３Ａ〜１０３Ｄ・・・珪素酸化物、１０４Ａ〜１０
４Ｄ・・・珪素酸化物（１０２Ａ〜１０２Ｅと１０３Ａ
〜１０３Ｄの珪素酸化物をＰ２Ｏやｓ ｓ 、Ｎ 、や
８０Ｇ等のデボを通じ厚くシタパッシベーション層）、
１０５Ａ〜１０５Ｃ・・・珪素酸化物。 １０６Ａ〜１０６Ｃ・・・珪素酸化物、１０７Ａ・・・
レジスト（ボロンイオン打込マスク）、１０８Ａ。 １０８Ｂ・・・Ｐ９埋込層。 Ｖｌｌ 図 爾 Ｚ ｎ ￥、３図 （α （Ｃ） ￥Ｊ ５ 図 ｖＪ ６ 図 第 ７ 目 ｌｅｔ ＩＡ ４＾充
ざ 図 罵 ｑ 図 第１頁の続き ０発 明 者 中村徹− 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０発 明 者 村松彰 高崎市西横手町１１１番地株式会 社日立製作所高崎工場内
Claims (1)
- 【特許請求の範囲】 １、第１導電杉の半導体基板上に、第２導電形の第１導
電体層を形成し、この領域を溝と溝の下に設けた第１導
電形の第２導電層とを用いて分離し、分離された島の少
なくとも１つの島にリニア素子を形成し、上記第１導電
体層を薄くシ。 鱒たけで区分した少なくとも１つの島にはＩ”Ｌ素子を
形成することを特徴とする半導体装置。 ２、前記第２導電体層を、前記第１導電体層を形成後に
イオン打込法によシ前記溝部から前記半導体基板に達す
るように形成したことを特徴とする特許請求の範囲第１
項記載の半導体装置。 ３、＠記第２導亀体層を、前記半導体基板に設け、前記
第１導電体層形成以後の熱工程により、上記溝に達する
ようにひきのばして形成することを特徴とする特許請求
の範囲第１項記載の半導導装諷。 ４、前記第２導電体層を、前記半導体装置に設け、繞記
第１導電体層形成以後の熱工程によＬ上方向にひきのば
し、これと、上記溝部から、イオン打込法ｔたは拡散法
により、導入した第１導電形の不純物拡散層を接続する
ように形成することを特徴とする特許請求の範囲第１項
記載の半導体装置。 ５、前記溝部を平坦化するために、ＰＩＩ等の熱硬化性
ＩＩＭ展または８０Ｇ等の平坦化効果のある絶縁層を用
いることを特徴とする特許請求の範囲第１項、第２項、
第３項、又は第４項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56177201A JPS5879752A (ja) | 1981-11-06 | 1981-11-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56177201A JPS5879752A (ja) | 1981-11-06 | 1981-11-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5879752A true JPS5879752A (ja) | 1983-05-13 |
| JPH0512863B2 JPH0512863B2 (ja) | 1993-02-19 |
Family
ID=16026938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56177201A Granted JPS5879752A (ja) | 1981-11-06 | 1981-11-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5879752A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60158657A (ja) * | 1984-01-29 | 1985-08-20 | Rohm Co Ltd | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS516488A (ja) * | 1974-07-05 | 1976-01-20 | Hitachi Ltd | |
| JPS5456357A (en) * | 1977-10-14 | 1979-05-07 | Hitachi Ltd | Production of semiconductor device |
| JPS5655060A (en) * | 1979-10-11 | 1981-05-15 | Fujitsu Ltd | Semiconductor integrated circuit device |
-
1981
- 1981-11-06 JP JP56177201A patent/JPS5879752A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS516488A (ja) * | 1974-07-05 | 1976-01-20 | Hitachi Ltd | |
| JPS5456357A (en) * | 1977-10-14 | 1979-05-07 | Hitachi Ltd | Production of semiconductor device |
| JPS5655060A (en) * | 1979-10-11 | 1981-05-15 | Fujitsu Ltd | Semiconductor integrated circuit device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60158657A (ja) * | 1984-01-29 | 1985-08-20 | Rohm Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0512863B2 (ja) | 1993-02-19 |
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