JPS5891654A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS5891654A
JPS5891654A JP56190229A JP19022981A JPS5891654A JP S5891654 A JPS5891654 A JP S5891654A JP 56190229 A JP56190229 A JP 56190229A JP 19022981 A JP19022981 A JP 19022981A JP S5891654 A JPS5891654 A JP S5891654A
Authority
JP
Japan
Prior art keywords
chip
bonding
area
holes
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP56190229A
Other languages
English (en)
Inventor
Masayoshi Ogawa
正芳 小川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP56190229A priority Critical patent/JPS5891654A/ja
Publication of JPS5891654A publication Critical patent/JPS5891654A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P72/00—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
    • H10P72/70—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping
    • H10P72/74—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using temporarily an auxiliary support
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/251—Materials
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/29—Bond pads specially adapted therefor

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は半導体チップの裏面にボンディング領域を作
ることによりチップ面積の縮小を図る三次元ボンディン
グに関するものである。
従来、ボンディング領域は半導体チップの活性領域にあ
り、チップ面積を増大させていた。しかるにチップ面積
が増大すると歩留が悪くなるという関係がある。
この発明は上記の点に鑑みてなされたもので、半導体チ
ップの裏面にボンディング領域を作ることによりチップ
面積の縮小を図った半導体装置を提供するものである。
以下図示実施例により、この発、明の詳細について述べ
る。第１図はこの発明の一実施例を示す断面図であり、
（１）は活性領域、（２）は裏面、（３）は活性領域（
１）と裏面（２）にあるボンディング領域（４）とを電
気的につなぐ導体を示す。４２図はこの発明の活性領域
（１）と裏面（２）との接続過程を示す説明図である。
エツチングにより裏面から活性領域（１１へ穴を開け（
第２図ム）、裏面を酸化し穴の回りに酸化膜（５）を作
成する（第２図Ｂ）ｏ穴に導体（３）を入れ、その上に
ボンディング領域（４）を作成する（第２図０）ｏまた
、導体（３）にはんだを使用することにより厚膜基板（
例えばセラミック基板）に直接ボンディングしてもよい
。第３図は本発明による半導体チップ（７）と厚膜基板
（８）をバンプ（６）により接合した場合を示す図であ
る。接合方式は第３図のような７リツプチツプ方式たけ
士なく、ワイヤボンディング法も使用してもよい。
【図面の簡単な説明】
第１図はこの発明の一実施例を示す断面内である。第２
図ム〜０はこの発明の活性領域と裏面との接続過程を示
す説明図である。第３図は本発明による半導体チップを
厚膜基板に接合した場合の側面図である。 図中、（１）は活性領域、（２）は裏面、（３）は導体
、（４）はボンディング領域、（５）は酸化膜、（６）
はパンダ、（７）は半導体チップ、（８）は厚膜基板を
示す。 なお、各図中同一符号は同一または相当部分を示すもの
とする。 代理人為野信− 第１図 第２図 第１３図

Claims (1)

    【特許請求の範囲】
  1. 半導体チップの裏面にボンディング領域を有することを
    特徴とする半導体装置。
JP56190229A 1981-11-26 1981-11-26 半導体装置 Pending JPS5891654A (ja)

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5336184A (en) * 1976-09-16 1978-04-04 Seiko Epson Corp Semiconductor integrated circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5336184A (en) * 1976-09-16 1978-04-04 Seiko Epson Corp Semiconductor integrated circuit

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