JPS59117146A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS59117146A JPS59117146A JP57226030A JP22603082A JPS59117146A JP S59117146 A JPS59117146 A JP S59117146A JP 57226030 A JP57226030 A JP 57226030A JP 22603082 A JP22603082 A JP 22603082A JP S59117146 A JPS59117146 A JP S59117146A
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- JP
- Japan
- Prior art keywords
- integrated circuit
- semiconductor integrated
- circuit device
- solder
- mounting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/20—Configurations of stacked chips
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/722—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between stacked chips
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、冒密度に実装した半導木実７漬回路に係り、
特にα面に：〜あ密度実装を行なうのに好嫡な一４６導
体果イ責回路ｔこ関するものである。
特にα面に：〜あ密度実装を行なうのに好嫡な一４６導
体果イ責回路ｔこ関するものである。
従来、！袢４ ＋−七果、噴回路装置の高密４１琥実装
を行なうためには、第１図に示すようにセラミック材で
作成された実装用基板３の上にチップキャリア等の小型
化され、ノζ半導体集槓回路装置（１）１を半田等のロ
ウ材２で実装し、１吏用されている。
を行なうためには、第１図に示すようにセラミック材で
作成された実装用基板３の上にチップキャリア等の小型
化され、ノζ半導体集槓回路装置（１）１を半田等のロ
ウ材２で実装し、１吏用されている。
さらに半導体集積回路装置の実装密度を向上させるだめ
には、（１）半導体集積回路装置（１）１をさらに小型
化し、実装用基板３に実装する半導体集積回路装置（１
）１の数を増加させる。（Ｉｌ）＃導体集積回路装置（
１）１の上に半導体集積回路（１）１を積上げる等の方
法がある。（１）の方法においては半導体集積回路ベレ
ットの寸法、封止のための封止寸法、作業性確保のだめ
の寸法、等から小型化に限度がある。又、（ＩＩ）の方
法においては、多段に重み上げるため高さが高くなシ、
実装密度向上の阻害要因となっておシ、封止された半導
体集積回路装置においては第１に示す構造が限度であシ
、実装密度同上の障害となっている。
には、（１）半導体集積回路装置（１）１をさらに小型
化し、実装用基板３に実装する半導体集積回路装置（１
）１の数を増加させる。（Ｉｌ）＃導体集積回路装置（
１）１の上に半導体集積回路（１）１を積上げる等の方
法がある。（１）の方法においては半導体集積回路ベレ
ットの寸法、封止のための封止寸法、作業性確保のだめ
の寸法、等から小型化に限度がある。又、（ＩＩ）の方
法においては、多段に重み上げるため高さが高くなシ、
実装密度向上の阻害要因となっておシ、封止された半導
体集積回路装置においては第１に示す構造が限度であシ
、実装密度同上の障害となっている。
本発明の目的は従来技術の欠点をなくし、容易に高密度
実装を実現した半導体集積回路を提供することにある。
実装を実現した半導体集積回路を提供することにある。
上記した目的を達成するため、本発明では第２図に示す
ように、半導体集積回路装置（１）２と実装用基板２の
間に通常０．１′″−１−の間がありその間に半導体集
積回路装置ｉｔ＋２）５を実装し実装密度を向上させる
と共に半導体集積回路装置（２）５の封止を封止材４を
用いて封止工程と、半導体集積回路装置（２）１と実装
用基板の接続工程を同一工程で行なうこととした。
ように、半導体集積回路装置（１）２と実装用基板２の
間に通常０．１′″−１−の間がありその間に半導体集
積回路装置ｉｔ＋２）５を実装し実装密度を向上させる
と共に半導体集積回路装置（２）５の封止を封止材４を
用いて封止工程と、半導体集積回路装置（２）１と実装
用基板の接続工程を同一工程で行なうこととした。
以下、本発明の実施例を第６図〜第７図によシ説明する
。第２図に示すごとく厚さ０．１〜１”の半導体集積回
路装置（２）は通常ペレット状態で達成され、その厚さ
は０．６１程度である。さらに半導体集積回路装置（１
）と実装用基板の間隙は接続構造を適切に設計すること
により０．４〜２４は容易に達成可能である。さらに間
隙を犬きくするだめには、半導体集積回路装置（１）や
実装用基板に半導体集積回路装置（２）の寸法より大き
いへこみ部を形成することによっても達成可能である。
。第２図に示すごとく厚さ０．１〜１”の半導体集積回
路装置（２）は通常ペレット状態で達成され、その厚さ
は０．６１程度である。さらに半導体集積回路装置（１
）と実装用基板の間隙は接続構造を適切に設計すること
により０．４〜２４は容易に達成可能である。さらに間
隙を犬きくするだめには、半導体集積回路装置（１）や
実装用基板に半導体集積回路装置（２）の寸法より大き
いへこみ部を形成することによっても達成可能である。
これらのことから寸法的には充分に達成完了である。
次ニ具体的製造法について述べる。半導体集積回路装置
（２）を半導体集積回路装置（１）に接続する場合と実
装用基板に接続する場合があり、製造方法が容易な後者
である実装用基板に接続する場合について述べる。
（２）を半導体集積回路装置（１）に接続する場合と実
装用基板に接続する場合があり、製造方法が容易な後者
である実装用基板に接続する場合について述べる。
第３図に示すように、半導体集積回路装置（１）にロウ
材用電極６を選択蒸着等によ多形成しておき、全体を半
田（例えばｐｂ ９０ ／ｓｎ ＋ｏ ） ７をつける
。このとき半導体集積回路装置（１）の接続部にも半田
７がつけられる。
材用電極６を選択蒸着等によ多形成しておき、全体を半
田（例えばｐｂ ９０ ／ｓｎ ＋ｏ ） ７をつける
。このとき半導体集積回路装置（１）の接続部にも半田
７がつけられる。
また半導体集積回路装置（２）については第４図に示す
ごとく厚さをうずくするため通常ペレットに半田８（例
えばｐｂ９５／ｓｎ５半田）のついだものを用いる。
ごとく厚さをうずくするため通常ペレットに半田８（例
えばｐｂ９５／ｓｎ５半田）のついだものを用いる。
また、第５図に示すように実装用基板は通常多層配線基
板を用い半導体集積回路装置（２）接続用電極１１と封
止用電極１２と半導体集積回路装置（１）接続用電極１
０を形成しておき、その上に半田９（例えばｐｂ４ｏ
／５ｎ６ｏ ）を形成する。
板を用い半導体集積回路装置（２）接続用電極１１と封
止用電極１２と半導体集積回路装置（１）接続用電極１
０を形成しておき、その上に半田９（例えばｐｂ４ｏ
／５ｎ６ｏ ）を形成する。
これらの処理が完了後、半導体集積回路装置（２）を実
装用基板の位置合せを行ない半田溶融接続を行う。通常
５２０−０〜３５００に加熱し、接続する。
装用基板の位置合せを行ない半田溶融接続を行う。通常
５２０−０〜３５００に加熱し、接続する。
次に半導体集積回路装置（２）の接続された実装用基板
に半導体集積回路装置（１）の位置合せを行ない半田溶
融接続を行なう。通常２６００〜３３０ ’０に加熱し
接続する完成構造を第６図に示す。半田材料と半田量を
最適化することにより、半導体集積回路装置（２）の接
続部半田を再溶融させずに行なうことができる。このと
き接続と同時、封止部の半田で半導体集積回路装置（２
）の封止が実行できる。封止が必要な理由は半導体集積
回路装置（２）を薄くする必要があシ、通常はペレット
のままで用いるためである、 また別の実施例は半導体集積回路装置（２）を半導体集
積回路（１）側に接続することによっても可能であり完
成図を第７図に示す。
に半導体集積回路装置（１）の位置合せを行ない半田溶
融接続を行なう。通常２６００〜３３０ ’０に加熱し
接続する完成構造を第６図に示す。半田材料と半田量を
最適化することにより、半導体集積回路装置（２）の接
続部半田を再溶融させずに行なうことができる。このと
き接続と同時、封止部の半田で半導体集積回路装置（２
）の封止が実行できる。封止が必要な理由は半導体集積
回路装置（２）を薄くする必要があシ、通常はペレット
のままで用いるためである、 また別の実施例は半導体集積回路装置（２）を半導体集
積回路（１）側に接続することによっても可能であり完
成図を第７図に示す。
上記構造および製造方法によシ、実装密度を２倍まで向
上することが可能である。
上することが可能である。
以上、本発明によれば、半導体集積回路装置と実装用基
板の間に薄い半導体集積回路装置を実装することによシ
、実装密度を向上させると共に接続材料にロウ材を用い
ることによシ、接続と封止を同時に行ない、容易に高密
度実装を実現できる。
板の間に薄い半導体集積回路装置を実装することによシ
、実装密度を向上させると共に接続材料にロウ材を用い
ることによシ、接続と封止を同時に行ない、容易に高密
度実装を実現できる。
第１図は従来の高密度実装法によって製作された半導体
集積回路の断面図、第２図は本発明の一実施例の半導体
集積回路の断面図、第６図第４図、第５図は本発明に係
る中間工程の断面図、第６図は本発明の一実施例の完成
図、第７図は同じく他の実施例の完成図である。 １・・半導体集積回路装置（１） ２・・・ロウ材 ３・・実装用基板 ４ ・封止材 ５・・半導体集積回路装置（２） ６ 半導体集積回路装置（１）に形成された封止用電極 ７・・・半導体集積回路装置（１）に形成された半田８
・・・半導体集積回路装置直（２）に形成された半田９
・・・夾装用基板に形成された半田 １０・・半導体集積回路装置（１）接続用電極１１・半
導体集積回路装置（２）対土用電極１２・・・半導体集
績回路装（置（２）接続用電極、第１図 ％２圀
集積回路の断面図、第２図は本発明の一実施例の半導体
集積回路の断面図、第６図第４図、第５図は本発明に係
る中間工程の断面図、第６図は本発明の一実施例の完成
図、第７図は同じく他の実施例の完成図である。 １・・半導体集積回路装置（１） ２・・・ロウ材 ３・・実装用基板 ４ ・封止材 ５・・半導体集積回路装置（２） ６ 半導体集積回路装置（１）に形成された封止用電極 ７・・・半導体集積回路装置（１）に形成された半田８
・・・半導体集積回路装置直（２）に形成された半田９
・・・夾装用基板に形成された半田 １０・・半導体集積回路装置（１）接続用電極１１・半
導体集積回路装置（２）対土用電極１２・・・半導体集
績回路装（置（２）接続用電極、第１図 ％２圀
Claims (1)
- 半導体集積回路装置（１）と半導体集積回路実装用基板
の間に半導体集積回路装置（２）を実装し、半導体集積
回路（１）と実装用基板の接続工程と同時に半導体集積
回路（１）に取）つけた封止材を利用し半導体集積回路
（２）を封止し、実装密度全向上さぞｂことを特徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226030A JPS59117146A (ja) | 1982-12-24 | 1982-12-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226030A JPS59117146A (ja) | 1982-12-24 | 1982-12-24 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59117146A true JPS59117146A (ja) | 1984-07-06 |
Family
ID=16838673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57226030A Pending JPS59117146A (ja) | 1982-12-24 | 1982-12-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117146A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6673651B2 (en) | 1999-07-01 | 2004-01-06 | Oki Electric Industry Co., Ltd. | Method of manufacturing semiconductor device including semiconductor elements mounted on base plate |
| US7112468B2 (en) | 1998-09-25 | 2006-09-26 | Stmicroelectronics, Inc. | Stacked multi-component integrated circuit microprocessor |
-
1982
- 1982-12-24 JP JP57226030A patent/JPS59117146A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7112468B2 (en) | 1998-09-25 | 2006-09-26 | Stmicroelectronics, Inc. | Stacked multi-component integrated circuit microprocessor |
| US6673651B2 (en) | 1999-07-01 | 2004-01-06 | Oki Electric Industry Co., Ltd. | Method of manufacturing semiconductor device including semiconductor elements mounted on base plate |
| US7427810B2 (en) | 1999-07-01 | 2008-09-23 | Oki Electric Industry Co., Ltd. | Semiconductor device including semiconductor element mounted on another semiconductor element |
| US7592690B2 (en) | 1999-07-01 | 2009-09-22 | Oki Semiconductor Co., Ltd. | Semiconductor device including semiconductor elements mounted on base plate |
| US7723832B2 (en) | 1999-07-01 | 2010-05-25 | Oki Semiconductor Co., Ltd. | Semiconductor device including semiconductor elements mounted on base plate |
| US8008129B2 (en) | 1999-07-01 | 2011-08-30 | Oki Semiconductor Co., Ltd. | Method of making semiconductor device packaged by sealing resin member |
| US8486728B2 (en) | 1999-07-01 | 2013-07-16 | Oki Semiconductor Co., Ltd. | Semiconductor device including semiconductor elements mounted on base plate |
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