JPS59132245A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS59132245A JPS59132245A JP58008053A JP805383A JPS59132245A JP S59132245 A JPS59132245 A JP S59132245A JP 58008053 A JP58008053 A JP 58008053A JP 805383 A JP805383 A JP 805383A JP S59132245 A JPS59132245 A JP S59132245A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- stage
- circuit cell
- drain side
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
Landscapes
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体集積回路装置（ｒＣ）に係り、％に一
エンハンスメ／ト形電界効果トランジスタ（以下ｒ Ｋ
−ＦＥＴＪと呼ぶ）を用いたマスター・スレーブ形ＪＫ
フリップ７０ツブからなる外周波数分周回路セルを複数
段縦続接続して構成されたプリスケーラＩＣに関するも
のである。
エンハンスメ／ト形電界効果トランジスタ（以下ｒ Ｋ
−ＦＥＴＪと呼ぶ）を用いたマスター・スレーブ形ＪＫ
フリップ７０ツブからなる外周波数分周回路セルを複数
段縦続接続して構成されたプリスケーラＩＣに関するも
のである。
第１図は従来のプリスケーラＩＣの一例の構成を示す回
路図である。
路図である。
図において、Ｓ、＋ ８２．ｅ −−−−＋ Ｓｎはヒ
化ガリウム（ＧａＡｓ ）基板の主面部に形成され・た
Ｅ−ＰＥＴを基本素子として用いたマスター・スレーブ
形ＪＫフリップフロップからなり順次縦続接続サレタＰ
Ｉ−構造の外周波数分周回路セル（以下「分周回路セル
」と略称する） 、ｆｉｌは分周回路セルＳ、、Ｓ２゜
−−−−＋ Ｓｎのドレイン側端子に共通に接続されこ
れらのドレイン側端子に電圧■ＤＤを印加するための電
源端子、（２）は分周回路セルｓ、 、 ｓ２．−−−
、 ｓ。
化ガリウム（ＧａＡｓ ）基板の主面部に形成され・た
Ｅ−ＰＥＴを基本素子として用いたマスター・スレーブ
形ＪＫフリップフロップからなり順次縦続接続サレタＰ
Ｉ−構造の外周波数分周回路セル（以下「分周回路セル
」と略称する） 、ｆｉｌは分周回路セルＳ、、Ｓ２゜
−−−−＋ Ｓｎのドレイン側端子に共通に接続されこ
れらのドレイン側端子に電圧■ＤＤを印加するための電
源端子、（２）は分周回路セルｓ、 、 ｓ２．−−−
、 ｓ。
のソース側端子に共通に接続されこれらのソース側端子
を接地するための接地端子、（３ａ）は初段の分周回路
セルＳ１の周波数ｆ。の信号が入力されるＣ端子、（３
ｂ）は分周回路セルＳ１のＣ端子（３ａ）に入力される
信号の相補信号が入力されるＣ端子、（４ａ）は最終段
（第ｎ段目）の分周回路セルＳｎの、分周回路セルＳ、
のＣ端子（３ａ）に入力される周波数ｆ。の信号が各分
周回路セルＳ、 、 Ｓ２゜−−−、Ｓｎによって分周
され周波数ｆ。／２ ｎの信号にされて出力されるＣ端
子、（４ｂ）は分周回路セルのＳｎの、分周回路セルＳ
１のＣ端子（３ｂ）に入力される周波数ｆ。の信号が各
分周回路セルＳ１゜ｓ２’ 、 −−−、ｓｎによって
分周され周波数ｆ。／２ｎの信号にされて出力されるＣ
端子である。
を接地するための接地端子、（３ａ）は初段の分周回路
セルＳ１の周波数ｆ。の信号が入力されるＣ端子、（３
ｂ）は分周回路セルＳ１のＣ端子（３ａ）に入力される
信号の相補信号が入力されるＣ端子、（４ａ）は最終段
（第ｎ段目）の分周回路セルＳｎの、分周回路セルＳ、
のＣ端子（３ａ）に入力される周波数ｆ。の信号が各分
周回路セルＳ、 、 Ｓ２゜−−−、Ｓｎによって分周
され周波数ｆ。／２ ｎの信号にされて出力されるＣ端
子、（４ｂ）は分周回路セルのＳｎの、分周回路セルＳ
１のＣ端子（３ｂ）に入力される周波数ｆ。の信号が各
分周回路セルＳ１゜ｓ２’ 、 −−−、ｓｎによって
分周され周波数ｆ。／２ｎの信号にされて出力されるＣ
端子である。
ところで、この従来例の構成では、各分周回路セルｓ１
．ｓ２．−−− 、 ｓｎの入力信号周波数がｆｏ＋
ｆｏ／２．−−一、 ｆＪｚ であるので、これら
のセルＳａｔ Ｓ２＋ −−−、Ｓｎの入力信号周波数
の分布範囲が極めて広く、かつ各分周回路セルＳ１゜Ｓ
２１−−− ＋ Ｓ のドレイン側端子が共通に電源
端子＋１＋に接続されているので、これらのセルＳ１゜
Ｓ２．−−− 、 Ｓｎのドレイン側端子電圧がすべて
一律に電源端子ｆｔ）の電圧■ＤＤに等しくなる。しか
も、各分周回路セルｓ１． ｓ２．−−−＋ ｓｎの構
造が同一であるので、これらのセルｓ１． ｓ２．−−
−、 ｓｎの入力信号周波数に対する正常動作可能なド
レイン側端子電圧範囲の上限が同一になる。
．ｓ２．−−− 、 ｓｎの入力信号周波数がｆｏ＋
ｆｏ／２．−−一、 ｆＪｚ であるので、これら
のセルＳａｔ Ｓ２＋ −−−、Ｓｎの入力信号周波数
の分布範囲が極めて広く、かつ各分周回路セルＳ１゜Ｓ
２１−−− ＋ Ｓ のドレイン側端子が共通に電源
端子＋１＋に接続されているので、これらのセルＳ１゜
Ｓ２．−−− 、 Ｓｎのドレイン側端子電圧がすべて
一律に電源端子ｆｔ）の電圧■ＤＤに等しくなる。しか
も、各分周回路セルｓ１． ｓ２．−−−＋ ｓｎの構
造が同一であるので、これらのセルｓ１． ｓ２．−−
−、 ｓｎの入力信号周波数に対する正常動作可能なド
レイン側端子電圧範囲の上限が同一になる。
第２図はこの従来例の分周回路セルＳ、、 Ｓ２．−−
−、Ｓ の入力信号周波数と正常動作可能なドレイン側
端子電圧との関係曲線の一例を示す図である０ 図において、横軸は入力信号周波数（単位ＧＨ２）、縦
軸はドレイン側端子電圧（単位■）であり、曲線（イ）
および（ロ）はそれぞれ正常動作可能なドレイン側端子
電圧範囲の上限お７よび下限を示すものである。
−、Ｓ の入力信号周波数と正常動作可能なドレイン側
端子電圧との関係曲線の一例を示す図である０ 図において、横軸は入力信号周波数（単位ＧＨ２）、縦
軸はドレイン側端子電圧（単位■）であり、曲線（イ）
および（ロ）はそれぞれ正常動作可能なドレイン側端子
電圧範囲の上限お７よび下限を示すものである。
第２図に示すように、入力信号周波数の最も高い初段の
分周回路セルＳ１では、入力信号周波数が３［）Ｈ２以
上まで正常動作が可能であるにもかかわらず、分周回路
セルＳ１のドレイン側端子電圧の上限が入力信号周波数
の最も低い分周回路セルＳｎのドレイン側端子電圧の上
限に等しくなるように制限されるので、入力信号周波数
が２０Ｈ２以下に制限される。
分周回路セルＳ１では、入力信号周波数が３［）Ｈ２以
上まで正常動作が可能であるにもかかわらず、分周回路
セルＳ１のドレイン側端子電圧の上限が入力信号周波数
の最も低い分周回路セルＳｎのドレイン側端子電圧の上
限に等しくなるように制限されるので、入力信号周波数
が２０Ｈ２以下に制限される。
このように、この従来例では、初段の分周回路セルＳ１
の入力信号周波数が正常動作可能最大周波数より大幅に
低減せねばならないという欠点があった。
の入力信号周波数が正常動作可能最大周波数より大幅に
低減せねばならないという欠点があった。
この発明は、かかる欠点を改善する目的でなされたもの
で、電源端子と入力信号周波数の最も高い初段の分周回
路セルのドレイン側（またはソース側）端子との間、お
よび少なくとも初段の分周回路セルと第２段目の分周回
路セルとのドレイン側（またはソース側）端子間にそれ
ぞれ所定の抵抗値を有する抵抗素子を挿入するようにす
ることによって、初段の分周回路セルの入力信号周波数
がこの初段の分周回路セルの正常動作可能最大周波数と
ほぼ等しくなるようにしたグリスケーラエＣを提供する
ものである。
で、電源端子と入力信号周波数の最も高い初段の分周回
路セルのドレイン側（またはソース側）端子との間、お
よび少なくとも初段の分周回路セルと第２段目の分周回
路セルとのドレイン側（またはソース側）端子間にそれ
ぞれ所定の抵抗値を有する抵抗素子を挿入するようにす
ることによって、初段の分周回路セルの入力信号周波数
がこの初段の分周回路セルの正常動作可能最大周波数と
ほぼ等しくなるようにしたグリスケーラエＣを提供する
ものである。
第３図はこの発明の一実施例のグリスケーラ■Ｃの構成
を示す回路図である。
を示す回路図である。
図において、第１図に示した従来例の符号と同一符号は
同等部分を示す。ｒｌは電源端子（１）と初段の分周回
路セルＳ１のドレイン側端子との間に接続され抵抗値ｒ
１を有する抵抗素子、ｒ２ ＋ ｒ３＋−−−、ｒｎは
それぞれ分周回路セルＳ１のドレイン側端子と分周回路
セルＳ２のドレイン側端子との間、分周回路セルＳ２の
ドレイン側端子と分周回路セルＳ３（図示せず）のドレ
イン側端子との間１−一−１分周回路セル５ｎ−１（図
示せず）のドレイン側端子と分周回路セルＳｎのドレイ
ン側端子との間に接続され抵抗値２”ｚ ＋ ｒ３ ＋
−−−＋ ｒ を有する抵抗素子である。これらの
抵抗素子ｒ１． ｒ２． ｒ３−−−ｒｎは分周回路セ
ルＳ１＋ ８２ ＋ −−−＋ ８ が形成されてい
るＧａＡｓ基板の主面部に形成された半導体抵抗素子ま
たはこのＧａＡｓ基板の主面上に形成された薄膜抵抗素
子である。
同等部分を示す。ｒｌは電源端子（１）と初段の分周回
路セルＳ１のドレイン側端子との間に接続され抵抗値ｒ
１を有する抵抗素子、ｒ２ ＋ ｒ３＋−−−、ｒｎは
それぞれ分周回路セルＳ１のドレイン側端子と分周回路
セルＳ２のドレイン側端子との間、分周回路セルＳ２の
ドレイン側端子と分周回路セルＳ３（図示せず）のドレ
イン側端子との間１−一−１分周回路セル５ｎ−１（図
示せず）のドレイン側端子と分周回路セルＳｎのドレイ
ン側端子との間に接続され抵抗値２”ｚ ＋ ｒ３ ＋
−−−＋ ｒ を有する抵抗素子である。これらの
抵抗素子ｒ１． ｒ２． ｒ３−−−ｒｎは分周回路セ
ルＳ１＋ ８２ ＋ −−−＋ ８ が形成されてい
るＧａＡｓ基板の主面部に形成された半導体抵抗素子ま
たはこのＧａＡｓ基板の主面上に形成された薄膜抵抗素
子である。
この実施例の構成は、抵抗素子ｒＩＴ ｒ２１ ｒ３１
−−一＋ ｒｎ以外は第１図に示した従来例の構成と同
様である。
−−一＋ ｒｎ以外は第１図に示した従来例の構成と同
様である。
この実施例では、電源端子１１）に電圧■ＤＤを印加し
たときに、各分周回路セルｓ、、 ｓ２１−−−＋ Ｓ
ｎのドレイン側端子に印加される電圧値がそれぞれ抵抗
素子ｒ ” ’−”−”ｎによって互いに異なる２ 値になるようにすることができる。
たときに、各分周回路セルｓ、、 ｓ２１−−−＋ Ｓ
ｎのドレイン側端子に印加される電圧値がそれぞれ抵抗
素子ｒ ” ’−”−”ｎによって互いに異なる２ 値になるようにすることができる。
例えば、第３図において、分周回路セルＳＳＴ ２
’−””Ｓｎの構造が同一であるので、これらのセルｓ
、、 ｓ２． −−− 、 Ｓｎのドレイン側端子とソ
ース側端子との間の抵抗値を一律にＲ８と近似し、がっ
、分周回路セルＳ３以降のセルのドレイン側端子部の抵
抗値を零とした場合には、第３図に示した回路構成は、
直流的に第４図に示す等節回路として近似することがで
きる。
、、 ｓ２． −−− 、 Ｓｎのドレイン側端子とソ
ース側端子との間の抵抗値を一律にＲ８と近似し、がっ
、分周回路セルＳ３以降のセルのドレイン側端子部の抵
抗値を零とした場合には、第３図に示した回路構成は、
直流的に第４図に示す等節回路として近似することがで
きる。
第４図において、１□、１゜および１３はそれぞれ電源
端子ｆｉ＋に電圧ｖＤＤを印加したときにおける分周回
路セルＳ１のドレイン側・ソース側端子間、分周回路セ
ルＳ２のドレイン側・ソース側端子間および分周回路セ
ルＳ３．−−− 、 Ｓｎのドレイン側・ソース側端子
間を流れる電流の総和である。これらの電流１１．１□
、１３は下記式で表わされる。
端子ｆｉ＋に電圧ｖＤＤを印加したときにおける分周回
路セルＳ１のドレイン側・ソース側端子間、分周回路セ
ルＳ２のドレイン側・ソース側端子間および分周回路セ
ルＳ３．−−− 、 Ｓｎのドレイン側・ソース側端子
間を流れる電流の総和である。これらの電流１１．１□
、１３は下記式で表わされる。
上記ＣＤ式から、分周回路セルＳ、のドレイン側・ソー
ス側端子間電圧ｖ１９分周回路セルｓ２のドレイン側・
ソース側端子間電圧ｖ２および分周回路セル５−−−、
ｉ３ｎのドレイン側・ソース側端１ 子間電圧ｖ３は下記式で与えられる。
ス側端子間電圧ｖ１９分周回路セルｓ２のドレイン側・
ソース側端子間電圧ｖ２および分周回路セル５−−−、
ｉ３ｎのドレイン側・ソース側端１ 子間電圧ｖ３は下記式で与えられる。
例えば、ｒ １ ＝ｒ ２ ＝ｒ ３＝ｒ≧し、ｎ ＝
６の１／（１＝−１７／６４分周ブリスケーラエ０の
場合には、ドレイン側・ソース側端子間電圧ｖ、、 ’
ｖ２． ｖ３は下記式で表わされる。
６の１／（１＝−１７／６４分周ブリスケーラエ０の
場合には、ドレイン側・ソース側端子間電圧ｖ、、 ’
ｖ２． ｖ３は下記式で表わされる。
ただし、Ｋ＝ｒ／Ｒｏである。
ここで、−例として、■ＤＤ””・５Ｖ、 Ｋ ＝０．
５である場合を考えると、 となる。
５である場合を考えると、 となる。
このような ／６４分周ブリスヶーラエＣでは、第２図
に示したように、初段の分周回路セルＳ のドレイン側
・ソース側端子間電圧ｖ１が５・ＯＶのときに正常動作
可能な最大入力信号周波数が３ＧＨ，。
に示したように、初段の分周回路セルＳ のドレイン側
・ソース側端子間電圧ｖ１が５・ＯＶのときに正常動作
可能な最大入力信号周波数が３ＧＨ，。
程度であるので、分周回路セルｓ１の入力信号周波数を
３ＧＨ，にすると、第２段目の分周回路セルＳ１のドレ
イン側・ソース側端子間電圧■２が３．′７５■で入力
信号周波数が１．５０Ｈ２となり、第３段目以降の分周
回路セルｓ、ｓ、ｓ ｓ のドレイ４５１６ ン側・ソース側端子間電圧Ｖａ ＋ Ｖ４ ＋ Ｖｓ
＋ Ｖａがすべて一律の１．０７Ｖで入力信号周波数が
。、’ｉ’５ＧＨ２、０，３’７５０Ｈ２，０，１８８
ＧＨ２，０，０９４ＧＨ，となる。これらの分周回路セ
ルｓ２．ｓ３．ｓ、、ｓ５．ｓ６は第２図から正常動作
可能なことが分る。
３ＧＨ，にすると、第２段目の分周回路セルＳ１のドレ
イン側・ソース側端子間電圧■２が３．′７５■で入力
信号周波数が１．５０Ｈ２となり、第３段目以降の分周
回路セルｓ、ｓ、ｓ ｓ のドレイ４５１６ ン側・ソース側端子間電圧Ｖａ ＋ Ｖ４ ＋ Ｖｓ
＋ Ｖａがすべて一律の１．０７Ｖで入力信号周波数が
。、’ｉ’５ＧＨ２、０，３’７５０Ｈ２，０，１８８
ＧＨ２，０，０９４ＧＨ，となる。これらの分周回路セ
ルｓ２．ｓ３．ｓ、、ｓ５．ｓ６は第２図から正常動作
可能なことが分る。
以上のように、この実施例では、電源端子＋１＋に電圧
■。を印加したときに、各分周回路セルＳ、。
■。を印加したときに、各分周回路セルＳ、。
Ｓ２．−−−、 Ｓｎのドレイン側・ソース側端子間電
圧を、抵抗素子ｒ１Ｗ ｒ２ ＊ −一−＋ ｒｎによ
って、これらのセルＳ Ｓ −−−、Ｓｎの正常動
作可能なドレイン＄１ ２．を 側・ソース側端子間電圧範囲内の電圧値になるようにす
ることができるので、初段の分周回路セルＳ１の入力信
号周波数をこの初段の分周回路セルＳ１の正常動作可能
最大周波数とほぼ等しくすることができる。
圧を、抵抗素子ｒ１Ｗ ｒ２ ＊ −一−＋ ｒｎによ
って、これらのセルＳ Ｓ −−−、Ｓｎの正常動
作可能なドレイン＄１ ２．を 側・ソース側端子間電圧範囲内の電圧値になるようにす
ることができるので、初段の分周回路セルＳ１の入力信
号周波数をこの初段の分周回路セルＳ１の正常動作可能
最大周波数とほぼ等しくすることができる。
この実施例では、分周回路セルＳ、 、 Ｓ２．−−−
。
。
Ｓｎのドレイン側端子を電源端子（１）に接続しソース
側端子を接地端子（２）に接続したが、これとは逆にソ
ース側端子を電源端子ｆｌｌに接続しドレイン側端子を
接地端子（２）に接続してもよい。
側端子を接地端子（２）に接続したが、これとは逆にソ
ース側端子を電源端子ｆｌｌに接続しドレイン側端子を
接地端子（２）に接続してもよい。
なお、この実施例では、分周回路セルＳ１・Ｓ２・−−
−、５ｎｔ−ＧａＡｓ基板に形成したが、必ずしもこれ
はＧａＡｓ基板である必要がなく、その他の半導体基板
であってもよい。
−、５ｎｔ−ＧａＡｓ基板に形成したが、必ずしもこれ
はＧａＡｓ基板である必要がなく、その他の半導体基板
であってもよい。
以上説明したように、この発明によれば、Ｅ−ＩＣＴを
用いたマスター拳スレーブ形ＪＫフリップフロップから
なるＶ２周波数分周回路セルを複数段縦続接続して構成
され上記外周波数分周回路セルのドレイン側（またはソ
ース側端子）に電源電圧を印加するための電源端子を廟
するプリスケーラエＣにおいて、初段の上記外周波数分
周回路セルのドレイン側端子（またはソース側端子）と
上記電源端子との間および少なくとも初段の上記外周波
数分周回路セルと第２段目の上記外周波数分周回路セル
とのドレ・ｒン側（またはソース側）端子間にそれぞれ
首足の抵抗値を有する抵抗素子を挿常動作可能なドレイ
ン側・ソース側端子間電圧範囲内の電圧値になるように
して、上記初段の外周波数分周回路セルの入力信号周波
数を上記初段の！４周波数分周回路セルの正常動作可能
最大周波数とほぼ等しくすることができる。
用いたマスター拳スレーブ形ＪＫフリップフロップから
なるＶ２周波数分周回路セルを複数段縦続接続して構成
され上記外周波数分周回路セルのドレイン側（またはソ
ース側端子）に電源電圧を印加するための電源端子を廟
するプリスケーラエＣにおいて、初段の上記外周波数分
周回路セルのドレイン側端子（またはソース側端子）と
上記電源端子との間および少なくとも初段の上記外周波
数分周回路セルと第２段目の上記外周波数分周回路セル
とのドレ・ｒン側（またはソース側）端子間にそれぞれ
首足の抵抗値を有する抵抗素子を挿常動作可能なドレイ
ン側・ソース側端子間電圧範囲内の電圧値になるように
して、上記初段の外周波数分周回路セルの入力信号周波
数を上記初段の！４周波数分周回路セルの正常動作可能
最大周波数とほぼ等しくすることができる。
第１図は従来のブリスケーラエＣの一例の構成を示す回
路図、第２図は上記従来例の分周回路セルの入力信号周
波数と正常動作可能なドレイン側端子電圧との関係曲線
の一例を示す図、第３図はこの発明の一実施例のグリス
ケーラＩＣの構成を示す回路図、第４図は上記実施例の
回路構成の一例を示す直流等価回路図である。 図において、（１）は電源端子、Ｓｌ、Ｓ２．−ｍ−，
Ｓｎは外周波数分周回路セル、ｒＨ＊ ｒ２．−−−
、 ｒは抵抗素子である。 なお、図中同一符号はそれぞれ同一または相当部分を示
す。 代理人 葛 野 佃 −（外１名） 第１図 （Ｊｏｈｔ ０ 酔 第２図 第３図 □−４ １ 入４゜ ン６ 第４図 ａ 匂
路図、第２図は上記従来例の分周回路セルの入力信号周
波数と正常動作可能なドレイン側端子電圧との関係曲線
の一例を示す図、第３図はこの発明の一実施例のグリス
ケーラＩＣの構成を示す回路図、第４図は上記実施例の
回路構成の一例を示す直流等価回路図である。 図において、（１）は電源端子、Ｓｌ、Ｓ２．−ｍ−，
Ｓｎは外周波数分周回路セル、ｒＨ＊ ｒ２．−−−
、 ｒは抵抗素子である。 なお、図中同一符号はそれぞれ同一または相当部分を示
す。 代理人 葛 野 佃 −（外１名） 第１図 （Ｊｏｈｔ ０ 酔 第２図 第３図 □−４ １ 入４゜ ン６ 第４図 ａ 匂
Claims (1)
- 【特許請求の範囲】 ＋０ エンハンスメント形域昇効釆トランジスタを用
いたマスター・スレーブ形ＪＫ７リツプフロツグからな
るＸ／４周波数分周回路セルを複数段縦続接続して構成
され上記外周波数分周回路セルのドレイン側端子（また
はソース側端子）に電源電圧を印加するための電源端子
を有するプリスケーラ集積回路装置において、初段の上
記シロ周波数分周回路セルのドレイン側端子（またはソ
ース側端子）と上記電源端子との間および少なくとも初
段の上記し周波数分周回路セルと第２段目の上記外周波
数分周回路セルとのドレイン側（またはソース側淋号）
端子間にそれぞれ所足の抵抗値を有するσ＼ 抵抗素子を挿入したことを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58008053A JPS59132245A (ja) | 1983-01-18 | 1983-01-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58008053A JPS59132245A (ja) | 1983-01-18 | 1983-01-18 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59132245A true JPS59132245A (ja) | 1984-07-30 |
Family
ID=11682585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58008053A Pending JPS59132245A (ja) | 1983-01-18 | 1983-01-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59132245A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5669719U (ja) * | 1979-11-05 | 1981-06-09 | ||
| JPS57190534U (ja) * | 1981-05-26 | 1982-12-03 |
-
1983
- 1983-01-18 JP JP58008053A patent/JPS59132245A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5669719U (ja) * | 1979-11-05 | 1981-06-09 | ||
| JPS57190534U (ja) * | 1981-05-26 | 1982-12-03 |
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