JPS59135768A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59135768A JPS59135768A JP58008719A JP871983A JPS59135768A JP S59135768 A JPS59135768 A JP S59135768A JP 58008719 A JP58008719 A JP 58008719A JP 871983 A JP871983 A JP 871983A JP S59135768 A JPS59135768 A JP S59135768A
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- semiconductor device
- silicon
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- implantation
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔発明の利用分野〕
本発明は収束イオン線を用いた新規な半導体装置の製造
方法に関するもので、さらに詳述すればカリワム（Ｇａ
″）収束イオン線を、半導体基板上の所定の領域に照射
し、該領域にＱａ＋打込み層を形成後、核半導体基板を
ドライエッチする事により、核Ｃ３２＋打込み層のエッ
チ速度が非打込み層に比較して遅くなる事を利用し、該
半導体基板上に所定の凹凸を形成する技術に関する。 〔従来技術〕 従来のＭ ＯＳ電界効果トランジスタ（以下ＭＯ８ＦＥ
Ｔと略記）およびＭＯ８集積回路（以下ＭＯ８ＩＣと略
Ｈ己）においては、ソース・ドレーン領域と、チャイ・
ル領域は実質的に同一平面上に形成されている。このた
め、チャネル長の知かいＭＯＳＦＥＴにおいては、ドレ
ーン側の空乏層がソース側へ拡がってチャネルが実質短
かくなってしまういわゆる二次元効果が顕著となり、し
きい爾、圧ＶＴ＋（の低下、耐圧の低下が起る。これら
の現象は、ＭＯ８ＩＣの筒密度化、大規模化の最大の障
害の一つとなる。 〔発明の目的〕 本発明の目的は上記欠点のない′電気的！＋！３性の艮
好な半導体装置の製造方法を提供するＣとにある。 〔発明の概要〕 上記目的を達成するための本発明の構成ｌ」１、自径数
μｍ以下の収束イオン線を用いて、シリコン半導体基板
上の所定の部分にイオン杓込みを行ない、該イオン打込
み層がイオン打込み量により反応性スバンタエツチ等の
ドライエッチに対し、非打込み層と比較してエッチ速度
が減速される事を利用して、該半碑体基板−ヒに所定の
凹凸を形成し、この凸部ｔＬｉＯ８ＦＥＴのソース虐ド
レーントシテせだ凹部をチャネルとして用いる小により
二次元効果によるＶＴｎの低下、耐圧の低下を防ぎ従来
よりも晶性能なＭＯＳＦＥＴおよびＭＯ８ＩＣが得られ
る。 ｌメト本発明を実施１夕］」に基づき詳糺（に説明する
。 〔発明の実施例〕 実施例１ 不実＠例でｔま、収束イオン線によるイオン打込み量と
、ドライエッチ速度の関係について述べる。 第１図は液体金属イオン源を用い、０．２μｍφンこ収
束させたガリウム（Ｇａ”）イオン線を半導体基板に卯
速箪圧５０ＫｅＶで朋射した時のイオン打込み紙とドラ
イエッチによるエッチ速度の関係を示したものである。 ここで、主なエッチ条件は以下の通りである。エッチ装
置は平行平板型を用い、四フッ化炭素（ＣＦ’、）カス
を５０ ｍｔｏｒｒ 、放電電力は４００Ｗという条件
で１５分間エッチした。Ｉ Ｘ １０１３６１ｎ−”以
上のＧａ”打込み飯で、非打込み層よりもエッチ速度が
遅くなり、５Ｘ１０”ｃｎＩ−２以上のＱａ＋打込み量
でシリコンは実質上エッチ場れなくなる事がわかる。 実施例２ 本実施例では、０．１μｍφの収束Ｑａ＋イＡ／ビーム
を月齢、ＭＯＳＦＥＴを製造した例についで述べる。第
２図（ａＪはｐ型（１００）而ｉｏΩ・σのシリコンウ
ェー八１に０．１μｍに収’ｌせたイ万ン線により、Ｇ
ａ＋をカ■速血圧１０に、ｅ’Ｖ で６Ｘ １０”
ｃ／ｎ−’打込み幅０．５μｍの間隙を持つＱａ”打込
み層２を形成（〜た状態を示す。 第２図（ｂＪは、該シＩＪ ｕンヮエーハ１金反応性ス
パッタエッチし、瓶打込み層２を残して、ウ−７’−−
ハ１表面を深で０．５μｎ〕壕でエッチし、Ａらに厚さ
０．０５ Ｉｔ ｍのＳｉ’＜弗酸：硝酸１：２０の混
合液によシエツテし１、反応性スパッタエッチ［起因す
るダメージを取除い／こ後、１０００ｔＴの乾燥酸素中
で該ンリニンヮエーハ１を酸化し、厚さ３５ ｎ ｍの
ゲート酸化Ｍ３を形成した状態を示−）−０反応性スパ
ッタエッチに用いた条件は、反応カスＣＦ４、圧力３０
ｍｔｏｒｒ 電力５００Ｗであった。 また反応性スパッタエッチ後のウェットエッチにより、
ドライエッチによるダメージ層のみならず、該（、Ｊａ
＋打込み層も除去される。この理由は、１０ＫｅｖのＧ
ａ１イオンのシリコ７ （Ｓ ｉ ）中の投影飛程が約
６ｎｍ程度であるため、選択性のなを いウェットエッチで０．０５μｍＳｉ除去する際に、八 基板と共にエッチされるためである。 第２図（ＣＪは、イオン打込み法により１３″′を５０
ｉ＜ ｅ ｖ でＩ Ｘ １０” ｔｙｎ−２打込みチ
ャ坏ルドーゾ層８を形成後Ｌ Ｐ ＣＶ Ｄ法（ＬＯＷ
、ＰｒｅｓｓｕｒｅＣｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ法）により厚さ０．４μｍの
多結晶シリコン（ｐｏｌｙ Ｓｉ ）を堆積
方法に関するもので、さらに詳述すればカリワム（Ｇａ
″）収束イオン線を、半導体基板上の所定の領域に照射
し、該領域にＱａ＋打込み層を形成後、核半導体基板を
ドライエッチする事により、核Ｃ３２＋打込み層のエッ
チ速度が非打込み層に比較して遅くなる事を利用し、該
半導体基板上に所定の凹凸を形成する技術に関する。 〔従来技術〕 従来のＭ ＯＳ電界効果トランジスタ（以下ＭＯ８ＦＥ
Ｔと略記）およびＭＯ８集積回路（以下ＭＯ８ＩＣと略
Ｈ己）においては、ソース・ドレーン領域と、チャイ・
ル領域は実質的に同一平面上に形成されている。このた
め、チャネル長の知かいＭＯＳＦＥＴにおいては、ドレ
ーン側の空乏層がソース側へ拡がってチャネルが実質短
かくなってしまういわゆる二次元効果が顕著となり、し
きい爾、圧ＶＴ＋（の低下、耐圧の低下が起る。これら
の現象は、ＭＯ８ＩＣの筒密度化、大規模化の最大の障
害の一つとなる。 〔発明の目的〕 本発明の目的は上記欠点のない′電気的！＋！３性の艮
好な半導体装置の製造方法を提供するＣとにある。 〔発明の概要〕 上記目的を達成するための本発明の構成ｌ」１、自径数
μｍ以下の収束イオン線を用いて、シリコン半導体基板
上の所定の部分にイオン杓込みを行ない、該イオン打込
み層がイオン打込み量により反応性スバンタエツチ等の
ドライエッチに対し、非打込み層と比較してエッチ速度
が減速される事を利用して、該半碑体基板−ヒに所定の
凹凸を形成し、この凸部ｔＬｉＯ８ＦＥＴのソース虐ド
レーントシテせだ凹部をチャネルとして用いる小により
二次元効果によるＶＴｎの低下、耐圧の低下を防ぎ従来
よりも晶性能なＭＯＳＦＥＴおよびＭＯ８ＩＣが得られ
る。 ｌメト本発明を実施１夕］」に基づき詳糺（に説明する
。 〔発明の実施例〕 実施例１ 不実＠例でｔま、収束イオン線によるイオン打込み量と
、ドライエッチ速度の関係について述べる。 第１図は液体金属イオン源を用い、０．２μｍφンこ収
束させたガリウム（Ｇａ”）イオン線を半導体基板に卯
速箪圧５０ＫｅＶで朋射した時のイオン打込み紙とドラ
イエッチによるエッチ速度の関係を示したものである。 ここで、主なエッチ条件は以下の通りである。エッチ装
置は平行平板型を用い、四フッ化炭素（ＣＦ’、）カス
を５０ ｍｔｏｒｒ 、放電電力は４００Ｗという条件
で１５分間エッチした。Ｉ Ｘ １０１３６１ｎ−”以
上のＧａ”打込み飯で、非打込み層よりもエッチ速度が
遅くなり、５Ｘ１０”ｃｎＩ−２以上のＱａ＋打込み量
でシリコンは実質上エッチ場れなくなる事がわかる。 実施例２ 本実施例では、０．１μｍφの収束Ｑａ＋イＡ／ビーム
を月齢、ＭＯＳＦＥＴを製造した例についで述べる。第
２図（ａＪはｐ型（１００）而ｉｏΩ・σのシリコンウ
ェー八１に０．１μｍに収’ｌせたイ万ン線により、Ｇ
ａ＋をカ■速血圧１０に、ｅ’Ｖ で６Ｘ １０”
ｃ／ｎ−’打込み幅０．５μｍの間隙を持つＱａ”打込
み層２を形成（〜た状態を示す。 第２図（ｂＪは、該シＩＪ ｕンヮエーハ１金反応性ス
パッタエッチし、瓶打込み層２を残して、ウ−７’−−
ハ１表面を深で０．５μｎ〕壕でエッチし、Ａらに厚さ
０．０５ Ｉｔ ｍのＳｉ’＜弗酸：硝酸１：２０の混
合液によシエツテし１、反応性スパッタエッチ［起因す
るダメージを取除い／こ後、１０００ｔＴの乾燥酸素中
で該ンリニンヮエーハ１を酸化し、厚さ３５ ｎ ｍの
ゲート酸化Ｍ３を形成した状態を示−）−０反応性スパ
ッタエッチに用いた条件は、反応カスＣＦ４、圧力３０
ｍｔｏｒｒ 電力５００Ｗであった。 また反応性スパッタエッチ後のウェットエッチにより、
ドライエッチによるダメージ層のみならず、該（、Ｊａ
＋打込み層も除去される。この理由は、１０ＫｅｖのＧ
ａ１イオンのシリコ７ （Ｓ ｉ ）中の投影飛程が約
６ｎｍ程度であるため、選択性のなを いウェットエッチで０．０５μｍＳｉ除去する際に、八 基板と共にエッチされるためである。 第２図（ＣＪは、イオン打込み法により１３″′を５０
ｉ＜ ｅ ｖ でＩ Ｘ １０” ｔｙｎ−２打込みチ
ャ坏ルドーゾ層８を形成後Ｌ Ｐ ＣＶ Ｄ法（ＬＯＷ
、ＰｒｅｓｓｕｒｅＣｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ法）により厚さ０．４μｍの
多結晶シリコン（ｐｏｌｙ Ｓｉ ）を堆積
【７、オ
キシ塩化リン（ＰＯＣａ３） を拡散源として該ｐｏ
ｌｙｓｉに１０００１Ｔでリンをドープし層抵抗を２５
Ω／口とし、さらに反応性スノくツタエッチで平面上の
厚さ０．４μｍのｐｏｌｙ３ｉ を除いてＳｒ基板中
の四部にゲート４を形成した状態を示す。 第２図（ｄ）はイオン打込み法によりヒ素（Ａ、ｓ”）
を８０ＫｅＶでＩ Ｘ １０” ｔｙｎ−２という条件
でｔＪ込んだ後ＬＰＣＶ、Ｄ法により、リンカラス（以
下Ｐ８Ｇと略記ニアｈｏｓｐｈｏ！、１ｌｉｃａｔｅ
Ｑｌａｓｓ ） ｉｌｌさ０．６μ！ｌに堆積し、１
０００ｒ窒素雰囲気中で３０分間アニールし、接合深さ
０，３５μｍ１層抵抗２３Ω／口のＡ、ｓ拡散１−５お
よびＰＳＧＪｉｌ＋ｍ６を形成後、コンタクト形成、Ａ
ｔ配線７形成、４５０ｔｌｌ？３０分間の水素アニール
を行ない、素子全完成した状態を示す。 本実施例に示した方法で形成したＭＯＳＦＥＴは、接合
深さが実質上０μＩＩ】となるため、二次７ｃ効果が起
りに＜＜、ｖＴＩＩの低下、耐圧の低ト°が防げた。 たとえば、チャイ、ル長０．５μｍの素子にう）い−Ｃ
従来構造素子と比較すると、ＶＴｎ（は−０ニアＶに対
し７０．５■と、１．２■の改善、捷た耐圧は２■に対
し２４Ｖと１００％の改善が得られた。 素子間の分離は、素子間に形成されたゲート８を、アー
ス電位に保つ１１により容易に達成できる。 実施例３ 不実施例で６１、素子間の分離にＬＯＧＯ８いた例につ
いて述べる。第３［菌（ａ）は、ｐ！（１００）而ｌＯ
Ωφｏｎのシリコンウエーノ・ＩＪに、１０００Ｃ乾燥
酸素中で厚さ２０ ｎ Ｉｎの熱酸化膜１２、ＬＰＣＶ
Ｄ法で厚さ５０ ｎ ｒｎの窒化シリコン膜１３をおの
おの形成後、デ・くイスを形成すべき領域を残シてエッ
チし、ボロンイオン（Ｂ”）ｔ５０ＫｅＶで５ Ｘ １
０１２ｃｒｎ−２シリコン中に４’Ｊ込みさらに１００
０２．ｖ７Ｊ−ット雰囲気中で２時間酸化して厚さ０．
５５μｍのフィールド酸化膜１４ふ・よびＩ３＋からな
るチャネルストツノく領域１５を形成した状態である。 第３図（ｂ）は、実施例２と同様に、Ｇａ＋打込み層形
成、ドライエッチにより、四部を形成し、１０００１：
のドライ酸化により厚さ２０ ｎ ＋１１のター ト酸
化膜１６、ＬＰＣＶＤ法とドライエッチにより、リンド
ーグされたター目７．８０ ＫｅＶ％Ｉ Ｘ １０”
ｃｒｎ−２のヒ素（Ａ、ｓ”）イオン打込みと１０００
ｔｒ９素雰囲気中の３０分間のアニールで、拡散層１
ｓ ＬＰｃｖｏｖ−ｂニｘ、 リｐ ｓ （）Ｉ（５１
９、オヨびスパッタ法によ、９Ａ７／輌２０をふ・の１
・・の形５Ｑして、素子を完成した状態である。実７Ｗ
！＋ ？！Ｉ ’２ ｔ／こ比軸すると、ター トとア
ース電位に保つ・［イ・侠の無い分だけ集子間の絶縁が
容易にな−）でいる。ＶＴ１１１耐圧等の％性は、実施
ｆ＋Ｉ１２と同様に良好でめった。 〔発明の効果〕 以上説明したように、本発明は収束イオン線により形成
したＱａ＋イオン打込み層がドライエッチ耐性を持つこ
とを利用し、Ｓ１表面に凹凸全形成し埋込６、ゲートＭ
Ｏ８ＦＥＴを形成するので、二次元効果によるＶ ｒ
Ｈの低下、耐圧の低ドのない電気的特性の艮好な半導体
装置が得られる。 図面のｆｌ／＋Φｆｌ：説明 第１図はＱａ＋打込み量とドライエッチによるエッチ深
この関係を示す図、第２図、第３図（は本発明の一実施
＋＋Ｕとしての半導体装置の製造上程全示す図である。 １．１１・・・シリコン基板、３，１６・・ター １−
酸化膜、４．１７・・・ゲート、１４・・・フィールド
酸化膜、５．１８・・・Ａ ｓ＋拡散層、７，８．２０
・・・Ａ７電極、１５・・・チャ、イカレストツノく、
２・・・Ｇ ａ ” 打込み層、６．１９・・・ｐｓｏ
膜、１２・・・Ｓ■、Ｎ４ 膜、’ｉ％ ｒ
ｆｉｔ ７００閣−−−−−−−−−−−り 第 ２ 図 師う く イ ′ｖ′ｌ／ し］（ｂ） づ 第 ／ 図 （０ 毛 ２ 図 （ｄ、） 刀 、３１鷲１ （ａす
キシ塩化リン（ＰＯＣａ３） を拡散源として該ｐｏ
ｌｙｓｉに１０００１Ｔでリンをドープし層抵抗を２５
Ω／口とし、さらに反応性スノくツタエッチで平面上の
厚さ０．４μｍのｐｏｌｙ３ｉ を除いてＳｒ基板中
の四部にゲート４を形成した状態を示す。 第２図（ｄ）はイオン打込み法によりヒ素（Ａ、ｓ”）
を８０ＫｅＶでＩ Ｘ １０” ｔｙｎ−２という条件
でｔＪ込んだ後ＬＰＣＶ、Ｄ法により、リンカラス（以
下Ｐ８Ｇと略記ニアｈｏｓｐｈｏ！、１ｌｉｃａｔｅ
Ｑｌａｓｓ ） ｉｌｌさ０．６μ！ｌに堆積し、１
０００ｒ窒素雰囲気中で３０分間アニールし、接合深さ
０，３５μｍ１層抵抗２３Ω／口のＡ、ｓ拡散１−５お
よびＰＳＧＪｉｌ＋ｍ６を形成後、コンタクト形成、Ａ
ｔ配線７形成、４５０ｔｌｌ？３０分間の水素アニール
を行ない、素子全完成した状態を示す。 本実施例に示した方法で形成したＭＯＳＦＥＴは、接合
深さが実質上０μＩＩ】となるため、二次７ｃ効果が起
りに＜＜、ｖＴＩＩの低下、耐圧の低ト°が防げた。 たとえば、チャイ、ル長０．５μｍの素子にう）い−Ｃ
従来構造素子と比較すると、ＶＴｎ（は−０ニアＶに対
し７０．５■と、１．２■の改善、捷た耐圧は２■に対
し２４Ｖと１００％の改善が得られた。 素子間の分離は、素子間に形成されたゲート８を、アー
ス電位に保つ１１により容易に達成できる。 実施例３ 不実施例で６１、素子間の分離にＬＯＧＯ８いた例につ
いて述べる。第３［菌（ａ）は、ｐ！（１００）而ｌＯ
Ωφｏｎのシリコンウエーノ・ＩＪに、１０００Ｃ乾燥
酸素中で厚さ２０ ｎ Ｉｎの熱酸化膜１２、ＬＰＣＶ
Ｄ法で厚さ５０ ｎ ｒｎの窒化シリコン膜１３をおの
おの形成後、デ・くイスを形成すべき領域を残シてエッ
チし、ボロンイオン（Ｂ”）ｔ５０ＫｅＶで５ Ｘ １
０１２ｃｒｎ−２シリコン中に４’Ｊ込みさらに１００
０２．ｖ７Ｊ−ット雰囲気中で２時間酸化して厚さ０．
５５μｍのフィールド酸化膜１４ふ・よびＩ３＋からな
るチャネルストツノく領域１５を形成した状態である。 第３図（ｂ）は、実施例２と同様に、Ｇａ＋打込み層形
成、ドライエッチにより、四部を形成し、１０００１：
のドライ酸化により厚さ２０ ｎ ＋１１のター ト酸
化膜１６、ＬＰＣＶＤ法とドライエッチにより、リンド
ーグされたター目７．８０ ＫｅＶ％Ｉ Ｘ １０”
ｃｒｎ−２のヒ素（Ａ、ｓ”）イオン打込みと１０００
ｔｒ９素雰囲気中の３０分間のアニールで、拡散層１
ｓ ＬＰｃｖｏｖ−ｂニｘ、 リｐ ｓ （）Ｉ（５１
９、オヨびスパッタ法によ、９Ａ７／輌２０をふ・の１
・・の形５Ｑして、素子を完成した状態である。実７Ｗ
！＋ ？！Ｉ ’２ ｔ／こ比軸すると、ター トとア
ース電位に保つ・［イ・侠の無い分だけ集子間の絶縁が
容易にな−）でいる。ＶＴ１１１耐圧等の％性は、実施
ｆ＋Ｉ１２と同様に良好でめった。 〔発明の効果〕 以上説明したように、本発明は収束イオン線により形成
したＱａ＋イオン打込み層がドライエッチ耐性を持つこ
とを利用し、Ｓ１表面に凹凸全形成し埋込６、ゲートＭ
Ｏ８ＦＥＴを形成するので、二次元効果によるＶ ｒ
Ｈの低下、耐圧の低ドのない電気的特性の艮好な半導体
装置が得られる。 図面のｆｌ／＋Φｆｌ：説明 第１図はＱａ＋打込み量とドライエッチによるエッチ深
この関係を示す図、第２図、第３図（は本発明の一実施
＋＋Ｕとしての半導体装置の製造上程全示す図である。 １．１１・・・シリコン基板、３，１６・・ター １−
酸化膜、４．１７・・・ゲート、１４・・・フィールド
酸化膜、５．１８・・・Ａ ｓ＋拡散層、７，８．２０
・・・Ａ７電極、１５・・・チャ、イカレストツノく、
２・・・Ｇ ａ ” 打込み層、６．１９・・・ｐｓｏ
膜、１２・・・Ｓ■、Ｎ４ 膜、’ｉ％ ｒ
ｆｉｔ ７００閣−−−−−−−−−−−り 第 ２ 図 師う く イ ′ｖ′ｌ／ し］（ｂ） づ 第 ／ 図 （０ 毛 ２ 図 （ｄ、） 刀 、３１鷲１ （ａす
Claims (1)
- １、シリコンウェーハに収束イオン線によリカリウムイ
オンをＩ Ｘ １０” ｃｍ−’以上打込む工程と、該
シリコンウェー−・をドライエッチし、非打込み層のシ
リコンを除いて凹部を形成する工程と、該凹部にゲート
導電体全形成する工程を含む事を特徴とする半２４チ体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58008719A JPS59135768A (ja) | 1983-01-24 | 1983-01-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58008719A JPS59135768A (ja) | 1983-01-24 | 1983-01-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59135768A true JPS59135768A (ja) | 1984-08-04 |
Family
ID=11700748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58008719A Pending JPS59135768A (ja) | 1983-01-24 | 1983-01-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59135768A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6393661U (ja) * | 1986-12-05 | 1988-06-17 | ||
| KR100357303B1 (ko) * | 1999-12-28 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
-
1983
- 1983-01-24 JP JP58008719A patent/JPS59135768A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6393661U (ja) * | 1986-12-05 | 1988-06-17 | ||
| KR100357303B1 (ko) * | 1999-12-28 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
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