JPS59175151A - 混成集積回路素子用基板 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は混成集積回路素子用基板に関するものである。

一般に、混成集積回路素子用基板としては、有機質のも
のと絶縁物質のものとがあり、素子の形成も厚膜ペース
ト印栖法にて形成される厚膜素子や、真空蒸着法あるい
はスパッタ法により形成される薄膜素子とがある。そし
て、近年これらいずれの基板も経費節減や、工数削減対
策等のため前記基板の大型化が進められてきている。

このように基板が大型化された場合、従来よりも同一基
板内の良品の占める割合が少なくなる場合が多く、特に
、厚膜印刷基板などはその工程が複雑になると、その傾
向がより一層強くなる。乙のような場合、基板を大型化
し、その個数取りを増やすことにより材相費節減となり
、又大型化することにより、稜の混成集積回路集子の製
造工程でも、例えばボンディング、マウントなど設備の
自動化も伴い、その工数が節減され、経費節減につなが
るが、しかし、上記のように工程が自動化されている場
合、基板内の各個片が全て良品であると大変効果もある
が、各個片の中で不良品があった場合、何らかの形で自
動化設備にその情報を与えない限り、例えばマウントな
どの場合、装置の方は良品個片と同様な動作を行い、そ
の個片にかかった時間は無駄になってしまう。このこと
はボンディング工程など他の工程でも同様である。

そこで本発明は、上記のように同一基板内に不良個片が
存在しても、上記した無駄がほとんどなくなる混成集積
回路素子基板を提供するもので、本発明は複数個取りの
混成集積回路素子用基板において、該基板の不要部分に
各個片の良否判定のマークを有することを特徴とする混
成集積回路素子用基板である。

以下本発明を実施例にて簡単な工程フロー図及び平面図
を参照しながら説明する。

厚膜用アルミナセラミック基板１１上に、導電性ペース
トを印刷し焼成する。しかる後抵抗体ペーストを印刷し
焼成を行う。この抵抗体ペースト印刷時に前記アルミナ
基板１１の耳の不要部分に各個片位置を表わすマーク１
２を印刷する。しかる後、保護ペーストにより所望の印
刷パターンを形成し焼成する。この場合、前記マーク上
は保護膜をつけないようにする。そして、以上のように
作製した厚膜セラミック基板を最終的にその特性及び外
観により良否チェックをする際、不良個片に対応するマ
ークにその旨をマークする。例えば他のマークと全く反
射率が違う材質で印をつけるとか、その部分を削除する
かなどを行う。このようにしておけば、後の製造工程に
本発明による基板が流れた場合、例えばボンディング製
造の場合、初めに前記基板の耳のマーク部の不良個片を
検出し、良品個片のみ、ボンディングするようなプログ
ラムを設けておけば、不良個片は全く無視してボンディ
ングを行うことができ工数の無駄をなくすことができる
。

以上のように本発明によれば各製造工程を自動化した場
合大型基板毎流すような工程では大変無駄が少なくなり
、省力化及び経費節減に太いに効果がある。

なお上記実施例では、マークは抵抗体ペーストで付けた
かこの限りではなく、導電性ペースト。

絶縁ペースト又は、これらの混在するものでも良い。つ
まり、装置か検出しやすいものにすれば良い。又、マー
クは丸でも四角でも数字でもよくその形に制限はない。

又、マーク位置も本実施例の限りではなく、場合によっ
ては各個片内でも良い。

又、実施例では厚膜印刷基板について述べたが、この限
りではなく、薄膜基板等にも同様のマークを付けること
により、同様の効果がある。又、マークと基板内個片の
対応のさせ方はある規則を設ければいずれの方法でも良
い。

【図面の簡単な説明】

第１図は本実施例の簡単な工程図であり、第２図は本実
施例の概略平面図である。 図中で、１１・・・・・・アルミナセラミック基板、１
２・・・・・・良否判定マークをそれぞれ示す。 ５− （アルＳ六セラＳツク藁Ｌ） 第１　図 第２図

Claims (1)

【特許請求の範囲】
1. 複数個取りの混成集積回路素子用基板において、該基板
   の不要部分に各個片の良否判定のマークを具備したこと
   を特徴とする混成集積回路素子用基板。