JPS59181553A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPS59181553A JPS59181553A JP59054217A JP5421784A JPS59181553A JP S59181553 A JPS59181553 A JP S59181553A JP 59054217 A JP59054217 A JP 59054217A JP 5421784 A JP5421784 A JP 5421784A JP S59181553 A JPS59181553 A JP S59181553A
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- JP
- Japan
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- type
- layer
- oxide film
- isolation
- silicon oxide
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0121—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] in regions recessed from the surface, e.g. in trenches or grooves
- H10W10/0124—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] in regions recessed from the surface, e.g. in trenches or grooves the regions having non-rectangular shapes, e.g. rounded
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0125—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics
- H10W10/0126—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
Landscapes
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置の製法に関するものである。
従来、バイポーラＬＳＩのアイソレーション方式には、
ＰＮ接合分離が使用されていたが、これより集積度のあ
がる酸化膜アイソレーション方式が開発され、メモ！ｊ
ＬｓＩなどに広く使用されている。
ＰＮ接合分離が使用されていたが、これより集積度のあ
がる酸化膜アイソレーション方式が開発され、メモ！ｊ
ＬｓＩなどに広く使用されている。
しかしながら、この種の酸化膜アイソレーション方式の
バイポーラＬＳＩは、その製作にあたって、ｐをシリコ
ン基体表面に形成するＮ＋俊埋込層が禍方向に拡散する
ため、アイソレーションに必要な電気的特性を得るため
には、相互のＮ＋型埋込層間の距ｉな大きくとる必要が
ある。また。
バイポーラＬＳＩは、その製作にあたって、ｐをシリコ
ン基体表面に形成するＮ＋俊埋込層が禍方向に拡散する
ため、アイソレーションに必要な電気的特性を得るため
には、相互のＮ＋型埋込層間の距ｉな大きくとる必要が
ある。また。
これらのＮ＋型埋込層とアイソレーション用酸化物層と
のマスク合せ余裕をとる必要があり、さらにこのアイソ
レーション用酸化物層の横方向への拡がりのため、必要
以上に広い（チップ面積に対して７０％程度）酸化膜ア
イソレーション領域となる欠点がある。そのため、集積
度な高めるための大きな制約となっている。
のマスク合せ余裕をとる必要があり、さらにこのアイソ
レーション用酸化物層の横方向への拡がりのため、必要
以上に広い（チップ面積に対して７０％程度）酸化膜ア
イソレーション領域となる欠点がある。そのため、集積
度な高めるための大きな制約となっている。
それゆえ、本発明の目的は、…友釣に占有面積の小なる
酸化膜アイソレーション領域となり、高集積度のデバイ
スを得るための新規な半導体装置の製法を提供すること
にある。
酸化膜アイソレーション領域となり、高集積度のデバイ
スを得るための新規な半導体装置の製法を提供すること
にある。
このような目的を達成するために本発明においては、下
記するｔａｌ工程から（ｄｉ工程を含むことを特徴とす
る半導体装置の製法とｊるものである。
記するｔａｌ工程から（ｄｉ工程を含むことを特徴とす
る半導体装置の製法とｊるものである。
ｆａｔ 半導体基体の主表面にエツチング用マスク膜
を形成１−石工程 ＋ｌ）ｌ 前記エツチング用マス久膜に開口窓を形成
し、半導体基体の主表面を露出させる工程 （ｃｌ 前記エツチング用マスク膜をマスクとして。
を形成１−石工程 ＋ｌ）ｌ 前記エツチング用マス久膜に開口窓を形成
し、半導体基体の主表面を露出させる工程 （ｃｌ 前記エツチング用マスク膜をマスクとして。
露出された前記半導体基板の主表面に溝な設ける工程
（ｄｉ 前記溝の上にオーバハングした前記エツチン
グ用マスク膜をマスクにイオン打込みをする工程。
グ用マスク膜をマスクにイオン打込みをする工程。
以下、本発明の一実施例である酸化膜アイソレーション
方式のバイポーラＬＳＩの製法を工程順に図面を参照し
ながら詳述する。
方式のバイポーラＬＳＩの製法を工程順に図面を参照し
ながら詳述する。
（１）Ｐ型シリコンウェーハｌを用意し、この主表面に
埋込層用の０．４ｐｍ程度のＮ＋現型デポション層２を
形Ｆｊする。ついで、エツチング用マスク膜３〜４を形
成する（第１図）。３け表面を熱酸化して形成した酸化
シリコン膜、４ばＣＶＤ法で形成したナイトライド膜を
示す。
埋込層用の０．４ｐｍ程度のＮ＋現型デポション層２を
形Ｆｊする。ついで、エツチング用マスク膜３〜４を形
成する（第１図）。３け表面を熱酸化して形成した酸化
シリコン膜、４ばＣＶＤ法で形成したナイトライド膜を
示す。
（２） エツチング用マスク膜３〜４にフォトエツチ
ングにより開口窓を形成し、酸化膜アイソレーション領
域となるウェーハ１表面を臨出させる。ついで、そのウ
ェーハ１をエツチングして、深さ０．７〜１μｍ程度の
溝を設ける（第２図）。溝の深さは、Ｎ＋現型デポショ
ン層２より十分に深いものとする。
ングにより開口窓を形成し、酸化膜アイソレーション領
域となるウェーハ１表面を臨出させる。ついで、そのウ
ェーハ１をエツチングして、深さ０．７〜１μｍ程度の
溝を設ける（第２図）。溝の深さは、Ｎ＋現型デポショ
ン層２より十分に深いものとする。
（３） 必要に応じて、溝の底部のみにボロン等のＰ
型不純物５をイオン打ち込みして、チャンネルストッパ
ーを設けるためのイオン打ち込み層を形成する。前記エ
ツチング用マスク膜３〜４Ｖｉ溝の部分においてオーバ
ハング構造となっているため。
型不純物５をイオン打ち込みして、チャンネルストッパ
ーを設けるためのイオン打ち込み層を形成する。前記エ
ツチング用マスク膜３〜４Ｖｉ溝の部分においてオーバ
ハング構造となっているため。
溝底部の入にＰｉ不純物５を添加することができる。
（４１Ｎ 型デポジション層２の引き伸し拡散を行ない
、Ｎｌ埋込層２′を形成する（第３図）。３′は、この
引き伸ばし拡散時の熱処理によって形成された酸化シリ
コン膜を示すものである。
、Ｎｌ埋込層２′を形成する（第３図）。３′は、この
引き伸ばし拡散時の熱処理によって形成された酸化シリ
コン膜を示すものである。
上記引き伸ばし拡散の際、Ｎ＋現型デポション層２にお
ける不純物が溝の存在のため横方向には拡散できないた
め、Ｎ＋型埋込層２′の横方向への拡がりが防止でき、
可及的に狭い占有面積のＮ＋型埋込Ｎ２’を形成するこ
とができる。
ける不純物が溝の存在のため横方向には拡散できないた
め、Ｎ＋型埋込層２′の横方向への拡がりが防止でき、
可及的に狭い占有面積のＮ＋型埋込Ｎ２’を形成するこ
とができる。
なお、５′は、Ｐ型土ｌＩＪ！、ｖｌイオンが熱拡散し
て形成されたＰ″−型チャンネルストッパーを示すもの
である。
て形成されたＰ″−型チャンネルストッパーを示すもの
である。
（５）不要となった酸化シリコン膜３，３′それにナイ
トライド膜４を取り除き、全面にＮ型層（Ｐ型層でもよ
い）６をエピタキシャル成長させる（第４図）。この際
、シリコンウェーハ１表面に設けた溝上におけろＮを層
６が凹形状をもって形成される。
トライド膜４を取り除き、全面にＮ型層（Ｐ型層でもよ
い）６をエピタキシャル成長させる（第４図）。この際
、シリコンウェーハ１表面に設けた溝上におけろＮを層
６が凹形状をもって形成される。
ついで、全面に選択酸化用マスク膜７〜８を形成し、Ｎ
型層６における凹部の底面のみを選択除去し、開口窓を
設ける（第４図）。７け酸化シリコン膜、８にナイトラ
イド膜である。
型層６における凹部の底面のみを選択除去し、開口窓を
設ける（第４図）。７け酸化シリコン膜、８にナイトラ
イド膜である。
この開口窓を形成する際は、後述する理由により、Ｎ型
層６の凹部における肩の部分に選択酸化用マスク膜が残
存し、その部分を被覆してお（ように形５ｙ、ｊる。
層６の凹部における肩の部分に選択酸化用マスク膜が残
存し、その部分を被覆してお（ように形５ｙ、ｊる。
（６）選択酸化用マスク膜７〜８を抑止膜とし、熱酸化
処理を行なってアイソレーション用酸化シリコン膜９を
形成する（第５図）。この場合、アイソレーション領Ｊ
ｊ１２な形成すべきＮｍ層６は凹形状となっており、そ
の肩部分が選択酸化用マスク膜７〜８によって被覆され
ているために、アイソレーション用酸化シリコン膜９の
横方向への拡がりが極めて小さく、しかもバードビーク
現象が発生しないと共に平坦な表面を有するアイソレー
ション用酸化シリコン膜９を形成することができる。
゛横方向への熱酸化が可及的に小さなものになるた
め、占有面積の小さいアイソレーション用酸化シリコン
膜９を形成することができる。・（７） 不要となっ
たナイトライド膜８を取り除き、Ｎ型層６に酸化シリコ
ン膜７を拡散用マスクとして順次、Ｎ＋型コレクタ層１
０、Ｐ型代−ス層１１を形成し、ＰＭベース層１１中に
Ｎ 型エミツタ層１２を形成する。ついで、酸化シリコ
ン膜７に各コンタクト窓を設けたのち、アルミニウム真
空蒸着とフォトエツチング技１’に用いて各電極すなわ
ちベース電極Ｂ、コレクタ電極Ｃ，エミッタ電極Ｅ等を
形成する（第６図）。
処理を行なってアイソレーション用酸化シリコン膜９を
形成する（第５図）。この場合、アイソレーション領Ｊ
ｊ１２な形成すべきＮｍ層６は凹形状となっており、そ
の肩部分が選択酸化用マスク膜７〜８によって被覆され
ているために、アイソレーション用酸化シリコン膜９の
横方向への拡がりが極めて小さく、しかもバードビーク
現象が発生しないと共に平坦な表面を有するアイソレー
ション用酸化シリコン膜９を形成することができる。
゛横方向への熱酸化が可及的に小さなものになるた
め、占有面積の小さいアイソレーション用酸化シリコン
膜９を形成することができる。・（７） 不要となっ
たナイトライド膜８を取り除き、Ｎ型層６に酸化シリコ
ン膜７を拡散用マスクとして順次、Ｎ＋型コレクタ層１
０、Ｐ型代−ス層１１を形成し、ＰＭベース層１１中に
Ｎ 型エミツタ層１２を形成する。ついで、酸化シリコ
ン膜７に各コンタクト窓を設けたのち、アルミニウム真
空蒸着とフォトエツチング技１’に用いて各電極すなわ
ちベース電極Ｂ、コレクタ電極Ｃ，エミッタ電極Ｅ等を
形成する（第６図）。
上述したように本発明にかかる酸化膜アイソレーション
方式のバイポーラＬＳＩの製法は、以下に述べるような
諸特長を有するものである。
方式のバイポーラＬＳＩの製法は、以下に述べるような
諸特長を有するものである。
囚 Ｎ＋型埋込層２′の形成時、Ｎ＋型デポジション層
２を形成したのち、その引き伸ばし拡散を行なう前に、
横方向への拡がりを避けるため、溝を設けておくもので
ある。そのため、Ｎ＋型埋込層２′の横方向の拡がりを
防止できる。
２を形成したのち、その引き伸ばし拡散を行なう前に、
横方向への拡がりを避けるため、溝を設けておくもので
ある。そのため、Ｎ＋型埋込層２′の横方向の拡がりを
防止できる。
田）上記溝上に形成された凹形状のＮ型層６を熱酸化し
てアイソレーション用酸化シリコン膜９を形成するもの
であり、その際の選択酸化用マスク膜７〜８は、凹形状
の肩部分を被覆させてお（ものである。そのため、Ｎ＋
型埋込層２′とアイソレーション用酸化シリコン膜９と
はセルファラインにより形成することができる。また、
アイソレーション用酸化シリコン膜９Ｖｉ横方向への拡
がりが極めて小さくなる。
てアイソレーション用酸化シリコン膜９を形成するもの
であり、その際の選択酸化用マスク膜７〜８は、凹形状
の肩部分を被覆させてお（ものである。そのため、Ｎ＋
型埋込層２′とアイソレーション用酸化シリコン膜９と
はセルファラインにより形成することができる。また、
アイソレーション用酸化シリコン膜９Ｖｉ横方向への拡
がりが極めて小さくなる。
（Ｃ）シたがって、（４）および（Ｂ）より、Ｎ型埋込
層２とアイソレーション用酸化シリコン膜９は可及的に
占有面積の小さいものが製作できる。また、バードヘッ
ド（局部的な酸化膜のふくらみ）が低減し、平坦な表面
を有するアイソレーション領域のものとなるため、素子
形成領域が最大限に活用できると共に、微細加工をもっ
て素子や配線を形成することができる。そのため高集積
度で高性能なデバイスを製作することができる。特に、
従来のものに比し、集積度は２倍強をもって高めること
ができる。
層２とアイソレーション用酸化シリコン膜９は可及的に
占有面積の小さいものが製作できる。また、バードヘッ
ド（局部的な酸化膜のふくらみ）が低減し、平坦な表面
を有するアイソレーション領域のものとなるため、素子
形成領域が最大限に活用できると共に、微細加工をもっ
て素子や配線を形成することができる。そのため高集積
度で高性能なデバイスを製作することができる。特に、
従来のものに比し、集積度は２倍強をもって高めること
ができる。
の チャンネルストッパーの形成１ｄ、Ｎ＋型埋込層２
′を形成する際のエツチング用マスク膜（オーバハング
構造となっているもの）３〜４＃？をそのまま使用して
、セルファラインをもって形成できる。
′を形成する際のエツチング用マスク膜（オーバハング
構造となっているもの）３〜４＃？をそのまま使用して
、セルファラインをもって形成できる。
■ バードビーク現象がないため、ウォシュドエミッタ
構造の１゛トランジスタ等の種々の態様の素子がＬＳＩ
中に組み込むことができ、設計仕様の自庄度が太キ＜、
汎用性に富むものである。
構造の１゛トランジスタ等の種々の態様の素子がＬＳＩ
中に組み込むことができ、設計仕様の自庄度が太キ＜、
汎用性に富むものである。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるバイポーラＬＳＩに
適用した場合について説明したが、本発ｒ３Ａはそれに
限定されるものではなく１例え°ばＭＩＳ型牛型体導体
装置にも適用できる。本発明は、少なくとも酸化膜アイ
ソレーション方式のＬＳＩに適用できろ。
をその背景となった利用分野であるバイポーラＬＳＩに
適用した場合について説明したが、本発ｒ３Ａはそれに
限定されるものではなく１例え°ばＭＩＳ型牛型体導体
装置にも適用できる。本発明は、少なくとも酸化膜アイ
ソレーション方式のＬＳＩに適用できろ。
第１図〜第６図は、本発明の一実施例である酸化膜アイ
ソレーション方式のバイポーラＬＳＩの製法を工程順に
示す断面図である。 １・・・Ｐ型シリコンウェーハ、２・・・Ｎ＋型デポジ
ション層、２′・・・Ｎ＋型埋込層、３，７・・・酸化
シリコン膜、４，８・・・ナイトライド膜、５・・・Ｐ
型不純物、５′・・・Ｐ＋型チャンネルストッパー、６
・・・Ｎ多層、９・・・アイソレーション用酸化シリコ
ン膜、１０・・・Ｎ ＋ １．コレクタシンク層、１１
・・・ＰＪ？−ス層、１２・・Ｎ 型エミツタ層、Ｂ、
Ｃ，Ｅ・・・電極。 代理人 弁理士 高 橋 明 夫 第 １ 図 第 ３ 図 邦４図 第 ５ 図 ｊ′ 第 ６ 図
ソレーション方式のバイポーラＬＳＩの製法を工程順に
示す断面図である。 １・・・Ｐ型シリコンウェーハ、２・・・Ｎ＋型デポジ
ション層、２′・・・Ｎ＋型埋込層、３，７・・・酸化
シリコン膜、４，８・・・ナイトライド膜、５・・・Ｐ
型不純物、５′・・・Ｐ＋型チャンネルストッパー、６
・・・Ｎ多層、９・・・アイソレーション用酸化シリコ
ン膜、１０・・・Ｎ ＋ １．コレクタシンク層、１１
・・・ＰＪ？−ス層、１２・・Ｎ 型エミツタ層、Ｂ、
Ｃ，Ｅ・・・電極。 代理人 弁理士 高 橋 明 夫 第 １ 図 第 ３ 図 邦４図 第 ５ 図 ｊ′ 第 ６ 図
Claims (1)
- 【特許請求の範囲】 １、 ｆａｔ 半導体基体の主表面にエツチング用
マスク膜を形成する工程 （ｂｌ 前記エツチング用マスク膜に開口窓を形成し
、半導体基体の主表面を露出させる工程 （Ｃ＋ 前記エツチング用マスク膜をマスクとして、
館山された前記半導体基板の主表面に溝を設ける工程 （ｄｉ 前記溝の上にオーバハングした前記エツチン
グ用マスク膜をマスクにイオン打込みをする工程 を有することを特徴とする半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59054217A JPS59181553A (ja) | 1984-03-23 | 1984-03-23 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59054217A JPS59181553A (ja) | 1984-03-23 | 1984-03-23 | 半導体装置の製法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11684877A Division JPS5451483A (en) | 1977-09-30 | 1977-09-30 | Manufacture for semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59181553A true JPS59181553A (ja) | 1984-10-16 |
Family
ID=12964372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59054217A Pending JPS59181553A (ja) | 1984-03-23 | 1984-03-23 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59181553A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6167040A (ja) * | 1984-09-10 | 1986-04-07 | Kao Corp | 電子写真用樹脂組成物 |
-
1984
- 1984-03-23 JP JP59054217A patent/JPS59181553A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6167040A (ja) * | 1984-09-10 | 1986-04-07 | Kao Corp | 電子写真用樹脂組成物 |
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