JPS59201466A - ゲ−トタ−ンオフサイリスタ - Google Patents
ゲ−トタ−ンオフサイリスタInfo
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- JPS59201466A JPS59201466A JP58076406A JP7640683A JPS59201466A JP S59201466 A JPS59201466 A JP S59201466A JP 58076406 A JP58076406 A JP 58076406A JP 7640683 A JP7640683 A JP 7640683A JP S59201466 A JPS59201466 A JP S59201466A
- Authority
- JP
- Japan
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- gto
- emitter region
- short
- emitter
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はダートターンオフサイリスタに関するもので
ある。
ある。
従来のダートターンオフサイリスタ（以下ＧＴＯと称す
）はオン状態における通電電流（アノード電流）を大き
くしてゆくと、ゲートに負のバイアスを施しても直ちに
ターンオフせず、つい［は転流失敗を起こすようになる
。これはダート負バイアス状態にしてもＧＴＯの通電時
の電流路となる部位にキャリアが残留しているためであ
る。
）はオン状態における通電電流（アノード電流）を大き
くしてゆくと、ゲートに負のバイアスを施しても直ちに
ターンオフせず、つい［は転流失敗を起こすようになる
。これはダート負バイアス状態にしてもＧＴＯの通電時
の電流路となる部位にキャリアが残留しているためであ
る。
このような転流失敗を防止し最大通電電流（最大可制御
電流）を増加させるために、アノードショートと呼ばれ
る対策が施される。
電流）を増加させるために、アノードショートと呼ばれ
る対策が施される。
第１図は、アノードショート対策の施されたＧＴＯの構
造を模式的に示したもので、Ｎエミッタ領域１４の中心
部の直下にＰエミッタ領域１２の存在しない領域すなわ
ちアノードとなるＰエミッタ領域１２とＮペース領域１
ノとがアノード電極１５によシショートしたいわゆるア
ノードショート部１１ａを設けるようにしたものである
。ここで、一般に高周波動作を目的としたＧＴＯでは、
ダートとなるＰベース領域１３内に形成されるＮエミッ
タ領域１４の形状は図のように短冊状に分割されたもの
が多い。これはＧＴＯのダートが負バイアスされた際に
、通電時の電流路となるＮエミッタ領域１４内のキャリ
アがくしの目状のＰペース領域１３によって効果的に引
き抜かれるようにするためである。
造を模式的に示したもので、Ｎエミッタ領域１４の中心
部の直下にＰエミッタ領域１２の存在しない領域すなわ
ちアノードとなるＰエミッタ領域１２とＮペース領域１
ノとがアノード電極１５によシショートしたいわゆるア
ノードショート部１１ａを設けるようにしたものである
。ここで、一般に高周波動作を目的としたＧＴＯでは、
ダートとなるＰベース領域１３内に形成されるＮエミッ
タ領域１４の形状は図のように短冊状に分割されたもの
が多い。これはＧＴＯのダートが負バイアスされた際に
、通電時の電流路となるＮエミッタ領域１４内のキャリ
アがくしの目状のＰペース領域１３によって効果的に引
き抜かれるようにするためである。
ところで、図の１６で示すＮエミッタ領域１４の中央部
付近には残留キャリアが残シやすく、この付近の直下の
Ｎベース領域１１にもキャリアが残留しやすい。このＮ
ベース領域１１に残留したキャリアはＰペース領域１３
、Ｎベース領域１１、Ｐエミッタ領域１２からなるＰＮ
Ｐ トランジスタをオンさせることになシ、ターンオフ
時の通電電流の立ち下がり時間を引き伸ばし、ＧＴＯの
動作速度とオフゲイン（通電電流工Ａとターンオフに要
するダート電流■。との比）を低下させる原因となる。
付近には残留キャリアが残シやすく、この付近の直下の
Ｎベース領域１１にもキャリアが残留しやすい。このＮ
ベース領域１１に残留したキャリアはＰペース領域１３
、Ｎベース領域１１、Ｐエミッタ領域１２からなるＰＮ
Ｐ トランジスタをオンさせることになシ、ターンオフ
時の通電電流の立ち下がり時間を引き伸ばし、ＧＴＯの
動作速度とオフゲイン（通電電流工Ａとターンオフに要
するダート電流■。との比）を低下させる原因となる。
従って残留キャリアの残シやすいＮエミッタ領域１４の
中央部直下にアノードショート部１１ａを設け、Ｎベー
ス領域１１内の残留キャリアを、ＰＮＰ ）ランジスタ
構造とならないアノードショート部１１ａから抜くよう
にしている。
中央部直下にアノードショート部１１ａを設け、Ｎベー
ス領域１１内の残留キャリアを、ＰＮＰ ）ランジスタ
構造とならないアノードショート部１１ａから抜くよう
にしている。
ところで従来のＧＴＯでは、上記のようにＮエミッタ領
域１４が短冊状であると、それに応じてＰエミッタ領域
１２も短冊状にしていた。このよ′うなものでは基板１
０の表面側および裏面側にＮエミッタ領域１４およびＰ
エミッタ領域１２をそれぞれ形成する際に拡散マスクの
ずれなどによってＮエミッタ領域１４とアノードショー
ト部１１ｇとがわずかにずれても、ター７オフ状態にさ
しかかったときに不均一にキャリア残留部が形成され、
ターンオフ時間が増加したシ、ターンオフ時における極
部的な電流集中を招いたシする不都合が生じた。このた
めＧＴＯの通電電流（可制御電流）を大きくとることが
できず、高周波動作にも限界があった。例えば第１図で
示す構造のＧＴＯをテレビの電源部等に用い６３ ｋＨ
ｚ （テレビの基本周波数約１５．７５ｋＨｚの４倍）
で動作させることは不可能であった。
域１４が短冊状であると、それに応じてＰエミッタ領域
１２も短冊状にしていた。このよ′うなものでは基板１
０の表面側および裏面側にＮエミッタ領域１４およびＰ
エミッタ領域１２をそれぞれ形成する際に拡散マスクの
ずれなどによってＮエミッタ領域１４とアノードショー
ト部１１ｇとがわずかにずれても、ター７オフ状態にさ
しかかったときに不均一にキャリア残留部が形成され、
ターンオフ時間が増加したシ、ターンオフ時における極
部的な電流集中を招いたシする不都合が生じた。このた
めＧＴＯの通電電流（可制御電流）を大きくとることが
できず、高周波動作にも限界があった。例えば第１図で
示す構造のＧＴＯをテレビの電源部等に用い６３ ｋＨ
ｚ （テレビの基本周波数約１５．７５ｋＨｚの４倍）
で動作させることは不可能であった。
また、アノードショート部１１ａｆＮエミッタ領域１４
に沿い設けると、１つのＮエミッタ領域１４について第
１図の斜線９で示す領域のみが実質的なＰＮＰＮ型のサ
イリスク構造となシ、ＧＴＯとして有効なエミッタ面積
が縮小される欠点がある。従って、一定の通電電流を得
ようとするとベレットサイズを大型化しなければならな
かったＯ 〔発明の目的〕 この発明は上記のような点に鑑みなされたもので、可制
御電流および動作速度の低下やペレットサイズの大型化
を招くことなくオフダインが改善されたダートターンオ
フサイリスクを提供しようとするものである。
に沿い設けると、１つのＮエミッタ領域１４について第
１図の斜線９で示す領域のみが実質的なＰＮＰＮ型のサ
イリスク構造となシ、ＧＴＯとして有効なエミッタ面積
が縮小される欠点がある。従って、一定の通電電流を得
ようとするとベレットサイズを大型化しなければならな
かったＯ 〔発明の目的〕 この発明は上記のような点に鑑みなされたもので、可制
御電流および動作速度の低下やペレットサイズの大型化
を招くことなくオフダインが改善されたダートターンオ
フサイリスクを提供しようとするものである。
すなわちこの発明に係るダートターンオフサイリスクで
は、裏面に第１電極が形成された一方導電型の第１エミ
ツタ領域を他方導電型の半導体基板の裏面側に形成し、
上記半導体基板の表面側にｒ−ト電極の接続される一方
導電型の第２ベース領域を形成し、これら第１エミツタ
領域および第２ペース領域で挾まれた半導体基板の他方
導電型領域を第１ペース領域といさらに上記第２ペース
領域内の表面側領域に第２電極が接続される他方導電型
の第２エミツタ領域を形成して、上記第１ペース領域０
形状を・第１エミツタ領域を貫ぬくマトリクス状配列の
複数の貫通領域を有するようなものとし、この貫通領域
を経てこの貫通領域に接続した第１電極へＧＴＯが負ダ
ートバイアスされた際の第１ペース領域内の過剰なキャ
リアを抜くようにしたものである。
は、裏面に第１電極が形成された一方導電型の第１エミ
ツタ領域を他方導電型の半導体基板の裏面側に形成し、
上記半導体基板の表面側にｒ−ト電極の接続される一方
導電型の第２ベース領域を形成し、これら第１エミツタ
領域および第２ペース領域で挾まれた半導体基板の他方
導電型領域を第１ペース領域といさらに上記第２ペース
領域内の表面側領域に第２電極が接続される他方導電型
の第２エミツタ領域を形成して、上記第１ペース領域０
形状を・第１エミツタ領域を貫ぬくマトリクス状配列の
複数の貫通領域を有するようなものとし、この貫通領域
を経てこの貫通領域に接続した第１電極へＧＴＯが負ダ
ートバイアスされた際の第１ペース領域内の過剰なキャ
リアを抜くようにしたものである。
以下図面を参照してこの発明の一実施例につき説明する
。第２図は半導体基板２０の裏面側のＰエミッタ領域２
２およびＮベース領域２ノの構造を改善したもので、第
１図の従来のものと変更がない部位には第１図と同一符
号を付しその説明を省略する。ここに示すように、第１
ペース領域となるＮペース領域２１は、上部において連
結しマトリクス状に配列した柱状のＮ型貫通領域２１ｃ
ｆ有しておシ、このＮ型貫通領域２１ｃが半導体基板２
０の裏面側に形成されたＰエミッタ領域２２を垂直方向
に貢く形となる。ここで、このＮ型貫通領域２１ｃは半
導体基板２０上面のＮエミッタ領域１４の中央部直下に
沿った位置に設ける。
。第２図は半導体基板２０の裏面側のＰエミッタ領域２
２およびＮベース領域２ノの構造を改善したもので、第
１図の従来のものと変更がない部位には第１図と同一符
号を付しその説明を省略する。ここに示すように、第１
ペース領域となるＮペース領域２１は、上部において連
結しマトリクス状に配列した柱状のＮ型貫通領域２１ｃ
ｆ有しておシ、このＮ型貫通領域２１ｃが半導体基板２
０の裏面側に形成されたＰエミッタ領域２２を垂直方向
に貢く形となる。ここで、このＮ型貫通領域２１ｃは半
導体基板２０上面のＮエミッタ領域１４の中央部直下に
沿った位置に設ける。
次いで、半導体基板２Ｑの裏面側全面に第１電極として
アノード電極２５を被着し、半導体基板の上面側には模
式的に示すようにＰペース領域１３の露出部上にダート
電極Ｇ、Ｎエミッタ領域１４の露出部上に第２電極とし
てカンード電極Ｋｉそれぞれ形成する。
アノード電極２５を被着し、半導体基板の上面側には模
式的に示すようにＰペース領域１３の露出部上にダート
電極Ｇ、Ｎエミッタ領域１４の露出部上に第２電極とし
てカンード電極Ｋｉそれぞれ形成する。
上記のような構造のＧＴＯでは上記Ｎペース領域２ノの
Ｎ型貫通領域２１ａは、７ノード電極２５に接し、この
接した部位においてアノード電極２５とショートしたも
のとなっている。以下このアノード電極１５とＮペース
領域ｔｔｘ。
Ｎ型貫通領域２１ａは、７ノード電極２５に接し、この
接した部位においてアノード電極２５とショートしたも
のとなっている。以下このアノード電極１５とＮペース
領域ｔｔｘ。
Ｎ型貫通領域２１ｃとがショートしている部位をショー
ト部２ノ８と称す。
ト部２ノ８と称す。
このＮ型貫通領域２１ｃは短冊状ではなく島状に配列し
ているため、従来の第１図のＧＴＯＫ比らべ、Ｐエミッ
タ領域２２からＮエミッタ領域１４に至るサイリスタ構
造を形成する有効エミッタ面積を広くすることができ、
チップサイズを大型化させることなく充分な通電電流を
確保できる。また、ＧＴＯがターンオフする際にこのＮ
型貫通領域２１ｃからＮペース領域２１内の過剰キャリ
アが抜かれるが・このＮ型貫通領域２１Ｃ全通して抜か
れてゆくため、このＮ型貫通領域２１ａの配置密度或い
は断面面積を適当に選ぶことによシ、第１図の従来のも
のと同等の特性を有するＧＴＯを得ることができる。
ているため、従来の第１図のＧＴＯＫ比らべ、Ｐエミッ
タ領域２２からＮエミッタ領域１４に至るサイリスタ構
造を形成する有効エミッタ面積を広くすることができ、
チップサイズを大型化させることなく充分な通電電流を
確保できる。また、ＧＴＯがターンオフする際にこのＮ
型貫通領域２１ｃからＮペース領域２１内の過剰キャリ
アが抜かれるが・このＮ型貫通領域２１Ｃ全通して抜か
れてゆくため、このＮ型貫通領域２１ａの配置密度或い
は断面面積を適当に選ぶことによシ、第１図の従来のも
のと同等の特性を有するＧＴＯを得ることができる。
ところで発明者は、ＧＴＯのＮエミッタ領域を短冊形に
分割したＧＴＯよシも、Ｎエミッタ領域を一体となった
層状のものとし、このＮエミッタ領域内に柱状に貫くよ
うなマトリクス配列の複数のＰ型貫通領域を有するＰベ
ース領域全形成したＧＴＯＯ方が周波数特性が改善され
ることを発見した。
分割したＧＴＯよシも、Ｎエミッタ領域を一体となった
層状のものとし、このＮエミッタ領域内に柱状に貫くよ
うなマトリクス配列の複数のＰ型貫通領域を有するＰベ
ース領域全形成したＧＴＯＯ方が周波数特性が改善され
ることを発見した。
第３図は上記のよりなＧＴＯに本発明によるショート部
２１ｓを設けたものである。第３図において、従来のＧ
ＴＯと同様にＮ型の半導体基板２０にＰ型の不純物全導
入し、半導体基板２０表面に第２ペース領域としてＰペ
ース領域２３を形成するとともに、半導体基板２０の裏
面側にはＰ型不純物を選択拡散によシ第２図のＧＴＯと
同様の構造のＰエミッタ領域２２を第１エミツタ領域と
して形成する。そしてこれらのＰ型頭域で挾まれた半導
体基板２θのＮ型領域を第１ペース領域となるＮペース
領域２１とする。
２１ｓを設けたものである。第３図において、従来のＧ
ＴＯと同様にＮ型の半導体基板２０にＰ型の不純物全導
入し、半導体基板２０表面に第２ペース領域としてＰペ
ース領域２３を形成するとともに、半導体基板２０の裏
面側にはＰ型不純物を選択拡散によシ第２図のＧＴＯと
同様の構造のＰエミッタ領域２２を第１エミツタ領域と
して形成する。そしてこれらのＰ型頭域で挾まれた半導
体基板２θのＮ型領域を第１ペース領域となるＮペース
領域２１とする。
さらに半導体基２０の表面側のＰペース領域２３上に例
えばマ） Ｉ）クス状配列の島状のシリコン酸化膜を拡
散阻止膜として配置し、Ｎ型不純物を選択拡散して、第
２エミツタ領域としてのＮエミッタ領域２４を形成する
。従って、Ｎエミッタ領域２４も下層のＰペース領域２
３から伸びる柱状のＰ型貫通領域２３ｃによシ垂直方向
に貫かれる。
えばマ） Ｉ）クス状配列の島状のシリコン酸化膜を拡
散阻止膜として配置し、Ｎ型不純物を選択拡散して、第
２エミツタ領域としてのＮエミッタ領域２４を形成する
。従って、Ｎエミッタ領域２４も下層のＰペース領域２
３から伸びる柱状のＰ型貫通領域２３ｃによシ垂直方向
に貫かれる。
次いで、半導体基板２０の裏面側全面に第１電極として
アノード電極２５を被着し、半導体基板２０の上面側に
は模式的に示すようにＰベース領域２３の露出部上にダ
ート電極ＧＸＮエミッタ領域２４の露出部上に第２電極
としてのカンード電極Ｋをそれぞれ、形成する。
アノード電極２５を被着し、半導体基板２０の上面側に
は模式的に示すようにＰベース領域２３の露出部上にダ
ート電極ＧＸＮエミッタ領域２４の露出部上に第２電極
としてのカンード電極Ｋをそれぞれ、形成する。
第４図は、第３図におけるＧＴＯのＰ型貫通領域２３Ｃ
とショート部２１８との位置関係を示すための平面図で
ある。図で明らかなようにショート部２１ｇｕＰペース
領域２３の隣接する４ケ所のＰ型貫通領域２３ｃで囲ま
れた領域（単位胞）の略中夫にくるように設ける。これ
は、Ｐペース領域２３がダート負ノ９イアス状態にさし
かかったときに、Ｎエミッタ領域２４を貝〈Ｐ型貫通領
域２３ｃの周囲からオン状態のキャリアが抜かれ隣り合
う４ケ所のＰ型貫通領域３３ａが囲む領域の略中央部に
残留キャリアが残シやすいためである。
とショート部２１８との位置関係を示すための平面図で
ある。図で明らかなようにショート部２１ｇｕＰペース
領域２３の隣接する４ケ所のＰ型貫通領域２３ｃで囲ま
れた領域（単位胞）の略中夫にくるように設ける。これ
は、Ｐペース領域２３がダート負ノ９イアス状態にさし
かかったときに、Ｎエミッタ領域２４を貝〈Ｐ型貫通領
域２３ｃの周囲からオン状態のキャリアが抜かれ隣り合
う４ケ所のＰ型貫通領域３３ａが囲む領域の略中央部に
残留キャリアが残シやすいためである。
なお、第２図および第３図ではショート部２１８および
Ｐ型貫通領域２３ｃの断面形状が正方形の場合を示した
が、これは正方形の他、円形、多角形などでもよい。
Ｐ型貫通領域２３ｃの断面形状が正方形の場合を示した
が、これは正方形の他、円形、多角形などでもよい。
第５図のグラフは、Ｎ型貫通領域２１ｃの断面形状すな
わちショート部２１８の形状を円形として第２図と同様
の構造のＧＴＯ’ｉ型製造−１通電電流■ＡおよびＧＴ
Ｏをオフ状態にするために要するり゛−ト電流工Ｇとの
比すなわちオフゲインとショート部２１ｓの径φとの関
係を測定した結果を示したもので、オフゲインが高い程
通電電流の制御効率が高いといえる。第５図の曲線ａで
示すものはショート部２１ｍの数ｎ ｋ １００とした
もので、ｌ）、曲線すはショート部２１ｓの数ｎ ｆ
２００としたものである。
わちショート部２１８の形状を円形として第２図と同様
の構造のＧＴＯ’ｉ型製造−１通電電流■ＡおよびＧＴ
Ｏをオフ状態にするために要するり゛−ト電流工Ｇとの
比すなわちオフゲインとショート部２１ｓの径φとの関
係を測定した結果を示したもので、オフゲインが高い程
通電電流の制御効率が高いといえる。第５図の曲線ａで
示すものはショート部２１ｍの数ｎ ｋ １００とした
もので、ｌ）、曲線すはショート部２１ｓの数ｎ ｆ
２００としたものである。
また、第６図に示すものは、上記と同様に円形のショー
ト部２１ｔ＋を有するＧＴＯのオフゲインとショート部
数ｎ（ショート部密度）との関係を測定した結果である
。これらのグラフで明らかなように、ショート部数ｎを
増す程、またショート部組φを大きくする程オフヶ９イ
ンが向上する。例えば通電電流工□＝５Ａで６３ ｋＨ
ｚ動作をさせるにはショート部組φを５０μｍ以上にし
、ショート部数ｎを１５０以上にすればよく、ショート
部組φが８０μｍでショート部数ｎが１５０のＧＴＯで
は、素子損失（消費電力）が太キ＜ナルが、 ６３ ｋ
Ｈｚ動作が可能であった。また、上記と同一の条件で動
作させ素子損失全実用上問題がない程度にするため［は
ショート部組φが１００μｍの場合ショート部数ｎを２
００以上にすればよいことが明らかになった。さらに例
えばテレビの電源用のＧＴＯとして実用的な素子を実現
するためには、ショート部２１．の形状を円形とし、行
列方向等間隔にマトリクス配列させた場合、直径φが８
０μｍ以上でショート部数ｎが１５０以上必要であシ、
ショート部２）８の形状が正方形である場合には７０１
１ｍ角以上の面積を有しショート部数ｎが１５０以上必
要であることが確認された。
ト部２１ｔ＋を有するＧＴＯのオフゲインとショート部
数ｎ（ショート部密度）との関係を測定した結果である
。これらのグラフで明らかなように、ショート部数ｎを
増す程、またショート部組φを大きくする程オフヶ９イ
ンが向上する。例えば通電電流工□＝５Ａで６３ ｋＨ
ｚ動作をさせるにはショート部組φを５０μｍ以上にし
、ショート部数ｎを１５０以上にすればよく、ショート
部組φが８０μｍでショート部数ｎが１５０のＧＴＯで
は、素子損失（消費電力）が太キ＜ナルが、 ６３ ｋ
Ｈｚ動作が可能であった。また、上記と同一の条件で動
作させ素子損失全実用上問題がない程度にするため［は
ショート部組φが１００μｍの場合ショート部数ｎを２
００以上にすればよいことが明らかになった。さらに例
えばテレビの電源用のＧＴＯとして実用的な素子を実現
するためには、ショート部２１．の形状を円形とし、行
列方向等間隔にマトリクス配列させた場合、直径φが８
０μｍ以上でショート部数ｎが１５０以上必要であシ、
ショート部２）８の形状が正方形である場合には７０１
１ｍ角以上の面積を有しショート部数ｎが１５０以上必
要であることが確認された。
なお、前記第５図および第６図におけるＧＴＯの動作条
件は通電電流（可制御電流） ＩＡ＝５Ａ。
件は通電電流（可制御電流） ＩＡ＝５Ａ。
周波数ｆ＝１００Ｈｚ、通電時間（通電電流のパルス幅
）ｔｗ＝１ｏμ１ｌｅｅである。
）ｔｗ＝１ｏμ１ｌｅｅである。
また、ｒ−夕は記載していないが第２図に、示すよりな
Ｎエミッタ領域が短冊状のものでも、ショート部２１ｓ
の面積および間隔を適当に選択することによシ）第１図
の従来のＧＴＯのアノードショート部の効果と同等もし
くはそれ以上の過剰キャリア吸収能力を有するＧＴｏを
形成することができた。
Ｎエミッタ領域が短冊状のものでも、ショート部２１ｓ
の面積および間隔を適当に選択することによシ）第１図
の従来のＧＴＯのアノードショート部の効果と同等もし
くはそれ以上の過剰キャリア吸収能力を有するＧＴｏを
形成することができた。
さらに、Ｎエミッタ領域およびアノードショート部を短
冊状にした従莱のＧＴＯでは、アノードショート部の面
積が広く、有効エミッタ面積が小さかったが、本発明に
よるものではショート部２１Ｂを島状にして配列させた
ため、一般に従来のものよシも有効エミッタ面積を広く
することができる。特に第４図に示すようにショート部
２１．を行、列方向に等間隔に配置したものでは有効エ
ミッタ面積を広くして、効率的なＧＴＯ動作を行なわせ
ることができる。
冊状にした従莱のＧＴＯでは、アノードショート部の面
積が広く、有効エミッタ面積が小さかったが、本発明に
よるものではショート部２１Ｂを島状にして配列させた
ため、一般に従来のものよシも有効エミッタ面積を広く
することができる。特に第４図に示すようにショート部
２１．を行、列方向に等間隔に配置したものでは有効エ
ミッタ面積を広くして、効率的なＧＴＯ動作を行なわせ
ることができる。
加えて、ショート部２１Ｂをマトリクス状に配列させる
と、例えば基板２ｏ上面に形成されたＮエミッタ２４の
・母ターンとのずれが生じた場合でも、ＧＴＯがターン
オフ状態にさしかがったときのＮペース領域２１内の残
留キャリアの分布が第１図のものに比らべよシ分散した
ものとなるため極部的な電流集中が発生しにくいものと
なる。
と、例えば基板２ｏ上面に形成されたＮエミッタ２４の
・母ターンとのずれが生じた場合でも、ＧＴＯがターン
オフ状態にさしかがったときのＮペース領域２１内の残
留キャリアの分布が第１図のものに比らべよシ分散した
ものとなるため極部的な電流集中が発生しにくいものと
なる。
なお、上記実施例における各部の導電型をそれぞれ全く
逆にして、第１電極としてアノード電極のかわシにカソ
ード電極を、第２電極としてカソード電極のかわシにア
ノード電極をそれぞれ設け、電圧電流の向きが逆である
ＧＴＯを構成してもよい。
逆にして、第１電極としてアノード電極のかわシにカソ
ード電極を、第２電極としてカソード電極のかわシにア
ノード電極をそれぞれ設け、電圧電流の向きが逆である
ＧＴＯを構成してもよい。
以上のようにこの発明によれば、ペレットサイズの大型
化、通電電流（可制御電流）の低下および動作速度の低
下を招くことがなくオフダインの改善されたダートター
ンオフサイリスタを提供することができる。
化、通電電流（可制御電流）の低下および動作速度の低
下を招くことがなくオフダインの改善されたダートター
ンオフサイリスタを提供することができる。
第１図は従来のＧＴＯの構造を説明する斜視図、第２図
はこの発明の一実施例に係るダートクーンオフサイリス
タ（ＧＴＯ）の斜視図、第３図はこの発明の他の実施例
を示す斜視図、第４図は第３図のＧＴＯの一部を示す平
面図、第５図はこの発明によるＧＴＯのショート部組φ
とオフダインとの関係を示すグラフ、第６図はこの発明
によるＧＴＯのショート部数ｎとオフダインとの関係を
示すグラフである。 ２０・・・半導体基板、２ノ・・・Ｎペース領域、２１
ｃ・・・Ｎ型貫通領域、２１［Ｉ・・・ショート部、２
２・・・Ｐエミッタ領域、２３・・・Ｐベース領域、２
３ｃ・・・Ｐ型貫通領域、２４・・・Ｎエミッタ領域。 出願人代理人 弁理士 鈴 江 武 彦手続補正書 昭和５Ｑ°６カｉ（’１日 特許庁長官 若杉和夫 殿 ■、事件の表示 特願昭５８−７６４０６ 号 ２、発明の名称 ケゝ−トクーンオノブイリスタ ３、補正をする者 事件との関係 特許出願人 （潮 東京芝浦電気株式会社 ４、代理人
はこの発明の一実施例に係るダートクーンオフサイリス
タ（ＧＴＯ）の斜視図、第３図はこの発明の他の実施例
を示す斜視図、第４図は第３図のＧＴＯの一部を示す平
面図、第５図はこの発明によるＧＴＯのショート部組φ
とオフダインとの関係を示すグラフ、第６図はこの発明
によるＧＴＯのショート部数ｎとオフダインとの関係を
示すグラフである。 ２０・・・半導体基板、２ノ・・・Ｎペース領域、２１
ｃ・・・Ｎ型貫通領域、２１［Ｉ・・・ショート部、２
２・・・Ｐエミッタ領域、２３・・・Ｐベース領域、２
３ｃ・・・Ｐ型貫通領域、２４・・・Ｎエミッタ領域。 出願人代理人 弁理士 鈴 江 武 彦手続補正書 昭和５Ｑ°６カｉ（’１日 特許庁長官 若杉和夫 殿 ■、事件の表示 特願昭５８−７６４０６ 号 ２、発明の名称 ケゝ−トクーンオノブイリスタ ３、補正をする者 事件との関係 特許出願人 （潮 東京芝浦電気株式会社 ４、代理人
Claims (1)
- 裏面に第１電極の形成された一方導電型の第１エミツタ
領域と、この第１エミツタ領域上に形成された他方導電
型の第１ベース領域と、この第１ペース領域上に形成さ
れダート電極の接続された一方導電型の第２ペース領域
と、上記第２ペース領域内に形成され上面に第２電極の
接続された第２エミツタ領域とを具備し、上記第１ベー
ス領域は、その下部に形成された第１エミツタ領域を貫
きマトリクス状に配置された柱状の複数の貫通領域を有
し、この貫通領域を通して上記第１ベース領域が第１エ
ミツタ領域とともに第１電極に接続されていることを特
徴とするケ９−トターンオフサイリスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076406A JPS59201466A (ja) | 1983-04-30 | 1983-04-30 | ゲ−トタ−ンオフサイリスタ |
| EP84302855A EP0130669A1 (en) | 1983-04-30 | 1984-04-27 | Gate turn off thyristor with mesh cathode structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076406A JPS59201466A (ja) | 1983-04-30 | 1983-04-30 | ゲ−トタ−ンオフサイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59201466A true JPS59201466A (ja) | 1984-11-15 |
Family
ID=13604369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58076406A Pending JPS59201466A (ja) | 1983-04-30 | 1983-04-30 | ゲ−トタ−ンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59201466A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61224356A (ja) * | 1985-03-25 | 1986-10-06 | モトローラ・インコーポレーテツド | ゲートターンオフスイツチおよびその製造方法 |
| JPS6390166A (ja) * | 1986-10-02 | 1988-04-21 | Mitsubishi Electric Corp | 電力用半導体装置 |
| JPS63265465A (ja) * | 1986-12-01 | 1988-11-01 | Toshiba Corp | 半導体装置 |
-
1983
- 1983-04-30 JP JP58076406A patent/JPS59201466A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61224356A (ja) * | 1985-03-25 | 1986-10-06 | モトローラ・インコーポレーテツド | ゲートターンオフスイツチおよびその製造方法 |
| JPS6390166A (ja) * | 1986-10-02 | 1988-04-21 | Mitsubishi Electric Corp | 電力用半導体装置 |
| JPS63265465A (ja) * | 1986-12-01 | 1988-11-01 | Toshiba Corp | 半導体装置 |
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