JPS59201467A - ゲ−トタ−ンオフサイリスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明はグートタンオンサイリスタに関するもので、
特に高周波動作の要求されるものに関する。

〔発明の技術的背景〕

従来のダートターンオアサイリスタ（以下ＧＴＯと称す
）はオン状態における通電電流（アノード電流）ｆｃ大
きくしてゆくと、ゲートに負のバイアスを施しても直ち
にオフ状態にターンオフせず、転流失敗を起こすように
なる。これはＧＴＯＣＩダートに負のバイアス電圧を印
加してもカソードとなるＮエミツタ層の中心領域に、Ｇ
ＴＯをオン状態に保持するに足るキャリアが吸収されず
に残留しているためである。

このため、ダートによシ制御可能な通電電流（最大可制
御電流）を大きくすることを目的として、第１図および
Ｍ２図に示すような構造のＧＴＯが開発されている。

第１図において、１１はＮベース領域、１２はアノード
領域となるＰエミッタ領域、１３はダートとなるＰベー
ス領域で、このＰベース領域１３内にはカソード領域と
して検数の短冊状のＮエミツタ層１４が等間隔に形成さ
れ、Ｐエミッタ層１２の裏面にはアノード電極１５が蒸
着形成されている。第２図は、第１図の装置のカソード
およびダート電極配線のパターン例を示したもので、１
３ａはＰペース領域１３にくし形のダート電極１３ｂが
接続するダート開口部であＪ）、１４ｈはｎエミッタ領
域１４にくし形のカソード電極１４ｂが接続するカソー
ド開口部を示すものである。上記第１図および第２図に
示すものは、Ｎエミツタ層１４をＰベース領域１３内に
短冊状に設けることによシ、ターンオフ時にＮエミツタ
層１４内のキャリアを周囲のＰベース領域１３から吸収
し、残留キャリアがＮエミツタ層１４の中央部付近に残
シにくくしようとするものである。

〔背景技術の問題点〕

上記のような装置でターンオフ時間を短縮するためには
Ｎエミツタ層１４の短冊の幅を狭くする手法がとられる
が、狭くするにも製造ノロセス上の限界があシ、さらに
、Ｎエミ、り層１４はターンオン時には通電電流の電流
路となるため、ある一定以上の可制御電流を得ようとす
る場合には面積を小さくすることができない。

しかも、Ｐベース領域１３に逆バイアス電圧を印加した
場合第１図の１６で示すＮエミツタ層１４の中央部の真
下のキャリアが最後に吸収されるが、Ｎエミツタ層１４
の幅を狭くする程、逆バイアス時のＮエミツタ層１４内
のその長さ方向に存在するキャリアの分布が不揃いにな
る。

このため、キャリア分布の不揃いな部分で極部的な電流
集中が生じやすくなる欠点があった。

例えばテレビの電源部等にＧＴＯを用い、６３ｋＨｚ　
（テレビの基本周波数的１５．７５　ｋＨｚの４倍）で
動作させることは不可能であった。

また、上記のような短冊状の分割されたＮエミツタ層構
造では、高周波動作を目的として分割数を増してゆくに
も、ダート電極１３ｂの配置の関係上面積効率が悪く、
チップサイズが大きくなる欠点があった◎ 〔発明の目的〕 この発明は上記のような点に鑑みなされたもので、チッ
プサイズの大型化や可制御電流の低下を招くことなく例
えば６３　ｋＨｚ以上の高周波動作が可能なダートター
ンオフサイリスタを提供しようとするものである。

〔発明の概要〕

すなわちこの発明に係るダートターンオアサイリスタで
は、第１電極の接続される一方導電型の第１エミツタ領
域を他方導電型の半導体基板の裏面側に形成し、上記半
導体基板の表面側にｒ−）電極の接続される一方導電型
の第２ベース領域をそれぞれ形成し、これらの第１エミ
ツタ領域および第２ベース領域で挾まれた基板の他方導
電型領域を第１ベース領域とする。そして引き続き上記
第２ベース領域上に例えばマトリクス状忙配列した島状
のマスク（シリコン酸化膜）を用いて他方導電型の不純
物を導入することによシ第２電極が接続される他方導電
型の第２エミツタ領域を形成し、その結果上記第２ベー
ス領域の形状を、底部が共通で上記第２エミッタ層の上
表面にまで達するマトリクス状に配列した柱状の戸数の
貫通領域を有するようなものとし、これら貫通領域によ
シ効果的なダートターンオフを行なえるようにしたもの
である。

〔発明の実施例〕

以下図面を参照して仁の発明の一実施物を説明する。第
３図において従来のＧＴＯと同様にＮ型の半導体基板２
０にＰ型の不純物を導入し、半導体基板２０の裏面に第
１エミツタ領域としてＰエミッタ領域２２、半導体基板
２０の表面に第２ベース領域としでＰベース領域２３を
それぞれ形成し、これらのＰ型領域で挾まれた半導体基
板２０のＮ型領域を第１ベース領域となるＮベース領域
２１とする。次に第３図の２６で示すよう々、Ｐベース
領域２３の上面に島状のシリコン酸化膜がマトリクス状
に配列した部分を有するシリコン酸化膜を、基板２００
表面に形成する。（なお、通常は基板２００裏面にも不
純物拡散防止用のマスクとしてシリコン酸化膜が形成さ
れるがとζでは省略する。）次いでＮ型不純物を選択拡
散し、第４図に示すように第２のエミッタ領域としてＮ
エミツタ層２４を形成する。

この後、図示しないが基板２ｏのＰベース領域２３とＮ
ベース領域２ノとのＰＮ接合部上に・母ツシペーション
膜を形成するとともに、基板２０上の全面にコンタクト
ホールを有するシリコン酸化膜などの絶縁膜を形成して
、それぞれＰベース領域２３およびＮエミツタ層２４に
接続するダート電極およびカンード電極を形成する。ま
た、基板２ｏの裏面にもアノード電極を全面に形成する
。

第５図は以上のようにして形成されたＧＴＯの内部構造
を模式的に示す断面図である。図のように、Ｐベース領
域２３は、結果としてマトリクス状に配列し底部におい
て連結した柱状の貫通領域を有しておシ、このＰベース
領域２３の貫通領域２３ｃがＮエミツタ層２４を垂直方
向に貫ぬいている。すなわち、従来のＧＴＯではＮエミ
ツタ層が短冊状に分割されていたが本実施例のものでは
、Ｎエミツタ層２４が一体に連結した構造となる。上記
のＰベース領域２３は図示しないがダート電極Ｇが接続
され、Ｎエミツタ層２４にはシリコン酸化膜やパッジベ
ージ目ン膜などの絶縁膜２７におけるコンタクトホール
を介してカンード電極Ｋが引き出され、Ｐエミッタ層２
２からはアノード電極Ａが引き出される。

第６図はＮエミツタ層２４を貰ぬく貫通領域２３Ｃの配
列状態を基板２０上面よｐ見た図である。ＧＴＯのＰベ
ース領域２３に逆バイアス電圧が印加された場合につい
て考えると、オン状態にあるキャリアは各貫通領域２３
ｃの周囲から引き抜かれてゆく。＠シ合９４個の貫通領
域２３ａを一単位の領域（単位胞）として見ると、貫通
領域２３ａの行方向の間隔ｔ１　と列方向の間隔ｔ、の
距離を適当に設定することにより、一定のダート負バイ
アス条件でＮエミッタ２４のオン領域（キャリア残留領
域）が消失する。

第６図では１！　＝１．の場合を示しであるが、この場
合には最も均等にＮエミツタ層２４内のキャリアを引き
抜くことができる。図の破線に示す円は一単位胞内の残
留キャリアを完全に引き抜く際の、１つの貫通領域２３
ｃがキャリアを引き抜く範囲を示したものである。ダー
ト負バイアス時のＮエミツタ層２４内のキャリアは一単
位胞内の中央部Ｐ点付近に存在するものが最後に引き抜
かれることになるが、Ｐ点のキャリアが引き抜かれる際
は４ケ所の貫通領域２３ｃから電界が作用する。従って
結晶欠陥などによシ例えばある１つの貫通領域２３ｃの
電界分布が不揃いであったとしても他の３ケ所の貫通領
域２３ｃからの電界が作用するため、単位胞内の電界の
ばらつきを実質的に低減させることができる。

第７図はＮエミツタ層２４に接続するカンード電極２４
ｂおよびそのコンタクトホール２４ａと、Ｐベース領域
２３に接続するダート電極２３ｂおよびそのコンタクト
ホール２３ａの平面配置例を示したものである。

〔発明の効果〕 第４図或いは第５図に示すＧＴＯでは、通電時の電流路
となるＮエミツタ層２４にマトリクス状に電流制御用の
Ｐベース領域２３０貫通領域２３ａが分布しているため
、本来大電流の流れるＮエミツタ層２４の平面面積を貫
通領域２３ｃに比らべ充分に大きくすることができる。

従って、高周波動作を目的として貫通領域２３ｃの分布
密度を上げても可制御電流の大幅な低下およびチップサ
イズの大型化を招くこともなく、加えて従来のようにＮ
エミツタ層の形状を無理に細くする必要がないため、実
際上のカンード電極２４ｂ＋ダート電極２３ｂの設計も
従来のものよりも容易となった。さらに、前述したよう
に多数の貫通領域２３ｃをＮエミツタ層２４内に分布さ
せることによシ結晶欠陥などによるＮエミツタ層２４内
の電気的ばらつきを低減できるため、ターンオフ時の極
部的電流集中を緩和できる。

以上のようにして、第５図のような等間隔のマトリクス
状の貫通領域２３ｃを有するＧＴＯを製造したところ、
従来のＧＴＯと同一条件下で６３　’ｋＨｚで動作可能
なＧＴＯを実現することかでン 消費電力　　　　　−゛、本発明によるものでは駄酢蕃
妾捉低減させることができた。このよりなＧＴＯを電源
回路等に使用した場合にはトランスコイルのコンパクト
化および消費電力の低減が可能となシ極めて有益なもの
である。

なお、上記実施例ではＰベース領域２３の貫通領域２３
ｃの断面形状を正方形としたが、これは正方形に限らず
例えば円形、多角形などでもよい。また各領域の導電型
を全く逆にしてＧＴＯを構成してもよい。との場合の各
部の電流電圧の極性は上記実施例のものとそれぞれ逆に
なる。

以上のように本発明によればチップサイズの大型化や可
制御電流の低下を招くことなく高周波動作が可能なダー
トターンオフサイリスタを提供することができる。

【図面の簡単な説明】

第１図は従来のＧＴＯの構造を説明する斜視図、第２図
は従来のＧＴＯの電極パターン例を示す平面図、第３図
および第４図は本う６明の一実施例に係わるダートター
ンオアサイリスクを製造過程順に説明する斜視図、第５
図は本発明の一実施例に係るダートターンオアサイリス
クの構造を説明する断面図、第６図は第５図の一部領域
の平面図、第７図は本発明によるりゞ−トターンオフサ
イリスクの電極パターンの一例を示す平面図である。 ２１・・・Ｎベース領域、２２・・・Ｐエミッタ領域、
２３・・・Ｐベース領域、２３ｃ・・・貫通領域、２４
−・・Ｎエミッタ領域、２６・・・シリコン酸化膜。

Claims (1)

【特許請求の範囲】
1. 裏面に第１電極の形成された一方導電型の第１エミツタ
   領域と、この第１エミツタ領域上に形成された他方導電
   型の第１ベース領域と、この第１ペース領域上に形成さ
   れダート電極の接続された一方導電型の第２ベース領域
   と、上記−ス領域は、その上部に形成された第２エミツ
   タ領域の上表面にまで達するマトリクス状に配置された
   柱状の複数の貫通領域を有することを特徴とするり゛−
   トターンオフサイリスタ。